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基于FPGA的光纖通信系統(tǒng)的設(shè)計與實現(xiàn)
摘要：光纖通信是現(xiàn)今數(shù)據(jù)通信系統(tǒng)的主要通信方式，其性能的好壞直接影響數(shù)據(jù)通信系統(tǒng)的質(zhì)量。本文采用Verilog語言實現(xiàn)FPGA光纖通信系統(tǒng)的功能。光纖通信系統(tǒng)又包含位同步時鐘提取模塊、8B／10B編解碼器模塊和NRZI編
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基于FPGA的光纖通信系統(tǒng)的設(shè)計與實現(xiàn)
摘要：光纖通信是現(xiàn)今數(shù)據(jù)通信系統(tǒng)的主要通信方式，其性能的好壞直接影響數(shù)據(jù)通信系統(tǒng)的質(zhì)量。本文采用Verilog語言實現(xiàn)FPGA光纖通信系統(tǒng)的功能。光纖通信系統(tǒng)又包含位同步時鐘提取模塊、8B／10B編解碼器模塊和NRZI編
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基于FPGA的提取位同步時鐘DPLL設(shè)計
在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取幀同步及對接收的數(shù)字碼元進行各種處理的過程中也為系統(tǒng)提供了一個基準
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一種快速位同步時鐘提取方案及實現(xiàn)
本文比較了兩種常用位同步提取電路的優(yōu)缺點，在此基礎(chǔ)上提出了一種基于CPLD/FPGA、用于數(shù)字通信系統(tǒng)的新型快速位同步方案。此方案借助Altera的設(shè)計工具設(shè)計了位同步提取電路，并利用FPGA予以實現(xiàn)，同時給出了該電路的仿真試驗波形圖。
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基于CPLD的位同步時鐘提取電路設(shè)計
本文介紹的位同步時鐘的提取方案，原理簡單且同步速度較快。整個系統(tǒng)采用VerilogHDL語言編寫，并可以在CPLD上實現(xiàn)。
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