FPGA電源

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  • 如何為FPGA供電？

    FPGA（Field Programmable Gate Array，現場可編程門陣列），是指一種通過軟件手段更改、配置器件內部連接結構和邏輯單元，完成既定設計功能的數字集成電路。顧名思義，其內部的硬件資源都是一些呈陣列排列的、功能可配置的基本邏輯單元，以及連接方式可配置的硬件連線。簡單來說就是一個可以通過編程來改變內部結構的芯片。

  • 為FPGA 和處理器選擇合適的 LDO 電壓精度

    無論是射飛鏢還是擊打高爾夫球，準確性都很重要。電源也是如此——在為 ASIC、FPGA 或任何高端處理器供電時尤其如此。簡而言之，FPGA 和處理器的電源電壓范圍正變得越來越窄。 圖 1 是一個示例 FPGA 數據表。對于特定型號，兩個電源軌 V CCINT和 V CCBRAM的電源電壓范圍為 0.95V ±30mV。這僅略高于 ±3% 的容差。更糟糕的是，當引入電壓監(jiān)控和/或保護時，這個電壓范圍會縮小。因此，現在可能要求電源準確度為 1% 或更高，以避免誤跳閘。

  • 一文讀懂，適用于FPGA電源軌的較小DC-DC解決方案

    目前現有的芯片大多數都開始采用了集成的芯片，這些LSI芯片便需要POL(Point-of-Load，負載點)DC-DC轉換器來調節(jié)電源。本文將為您介紹POLDC-DC轉換器的發(fā)展趨勢與村田制作所(Murata)的解決方案。

  • 如何排除FPGA電源定序問題

    系統(tǒng)設計師必須考慮加電和斷電期間芯核電源和I/O源之間的定時差和電壓差(換言之，就是電源定序)問題。當電源定序不當時，就有可能發(fā)生閉鎖失靈或電流消耗過大的現象。如果兩個電源加到芯核接口和I/O接口上的電位不同時，就會出現觸發(fā)閉鎖。定序要求不相同的FPGA和其他元件會使電源系統(tǒng)設計更加復雜化。為了排除定序問題，你應當在加電和斷電期間使芯核電源和I/O電源之間的電壓差最小。圖1所示的電源將3.3V輸入電壓調節(jié)到1.8V芯核電壓，并在加電和斷電期間跟蹤3.3V I/O電壓，以使兩電源線之間的電壓差最小。