vhdl代碼

FPGA開發(fā)的工作經(jīng)驗(yàn)指導(dǎo)

我現(xiàn)在最慶幸的事情就是從進(jìn)入職場(chǎng)到現(xiàn)在一直是FPGA開發(fā)，我感覺，做FPGA開發(fā)這行經(jīng)驗(yàn)是很重要的，入門簡(jiǎn)單，想提升會(huì)越來越難。做FPGA開發(fā)不只是會(huì)寫寫verilog和VHDL代碼這么簡(jiǎn)單，我記得剛學(xué)習(xí)verilog的時(shí)候，光是要搞明白哪些語(yǔ)句可以綜合，哪些語(yǔ)句不可以綜合，就花費(fèi)了很長(zhǎng)時(shí)間。硬件開發(fā)語(yǔ)言是要映射成數(shù)字邏輯電路的，隨著做FPGA的時(shí)間長(zhǎng)了，寫代碼的時(shí)候腦子里都是0/1的翻轉(zhuǎn)，會(huì)逐漸映射出一個(gè)個(gè)與非門、觸發(fā)器、存儲(chǔ)器，以及他們之間的連線，并且時(shí)時(shí)刻刻考慮怎樣設(shè)計(jì)才能保證面積最小或者延遲最低。功能做對(duì)了還要考慮時(shí)序的優(yōu)化，就算你功能設(shè)計(jì)的再完美，代碼寫的再簡(jiǎn)潔，設(shè)計(jì)的時(shí)候沒有考慮時(shí)序，一切都是花架子、空擺設(shè)。