無論是FPGA還是MCU，功耗的一般都是由兩部分組成：靜態(tài)功耗和動態(tài)功耗。

靜態(tài)功耗

靜態(tài)功耗主要是由漏電流引起，漏電流是在芯片上電的時候，無論是處于工作還是處于靜止狀態(tài)，都一直會存在的一個電流，來源于晶體管的三個極，如圖 1.1所示，它分為兩部分，一部分是來自源極到漏極的泄漏電流IS-D，另一部分是來自柵極到襯底的泄漏電流IG，漏電流與晶體管的溝道長度和柵氧化物的厚度成反比。

源極到漏極的泄漏電流IS-D：也稱為亞閥值電流，是泄漏的主要原因，我們都知道MOS管在關(guān)斷的時候，溝道阻抗非常大，但是再大都會有一個值，所以只要芯片供電必然會存在一個從源極到漏極的泄漏電流，隨著半導(dǎo)體工藝不斷先進，晶體管尺寸不斷減小，溝道長度也逐漸減小，使得溝道阻抗變小，從而IS-D變得越來越大，而且源極到漏極的漏電流隨溫度增加呈指數(shù)增長，例如：結(jié)溫從25℃上升到85℃時源極到漏極的泄漏電流會增加5倍之多。

柵極到襯底的泄漏電流IG：雖然沒有亞閥電流那么關(guān)鍵，但是也非常重要，柵極的漏電流隨著柵氧化物的厚度減小而增大，特別在65nm、45nm的技術(shù)中顯得尤為突出。

動態(tài)功耗

動態(tài)功耗主要由電容充放電引起，如圖 1.2所示，它與三個參數(shù)有關(guān)：節(jié)點電容、工作頻率和內(nèi)核電壓，它們與功耗成正比例關(guān)系，如公式1-1所示，節(jié)點電容越大、工作頻率越高、內(nèi)核電壓越大，其動態(tài)功耗也就越大。而在FPGA中動態(tài)功耗主要體現(xiàn)在存儲器、內(nèi)部邏輯、時鐘、I/O消耗的功耗，如圖 1.2所示，在一般的設(shè)計中，動態(tài)功耗占據(jù)了整個系統(tǒng)功耗的90%以上，是主導(dǎo)性功耗，所以降低動態(tài)功耗是降低整個系統(tǒng)功耗關(guān)鍵因素。

以Actel的IGLOO系列為例，IGLOO的Nano系列最低靜態(tài)功耗只有2μW，并能保存RAM和寄存器的狀態(tài)。當前的FPGA完全可以滿足消費電子的低功耗要求，甚至可穿戴設(shè)備的需求。

消費電子市場對于產(chǎn)品的成本和功耗要求非常嚴苛。另外，產(chǎn)品的差異化也是廠商制勝的關(guān)鍵。FPGA的可編程特性使得產(chǎn)品具有獨特的靈活性，它能實現(xiàn)你想實現(xiàn)的任何數(shù)字電路，可以定制各種電路。FPGA在消費電子領(lǐng)域的應(yīng)用，其優(yōu)點體現(xiàn)在一個“快”字，開發(fā)周期短。

FPGA靈活性體現(xiàn)在減少專用芯片的束縛，真正為自己的產(chǎn)品量身定做，在設(shè)計過程中FPGA可以靈活的更改設(shè)計。并且它強大的邏輯資源和寄存器資源可以讓你輕松的去發(fā)揮設(shè)計理念，其并行執(zhí)行，硬件實現(xiàn)的方式可以應(yīng)對設(shè)計中大量的高速電子線路設(shè)計需求。

利用FPGA的可編程特性還有一個好處就是可以降低庫存，系統(tǒng)廠商用同樣的PCB，可以支持全世界不同的市場需求和功能，每一次配置都可以實現(xiàn)不同的功能。

整體上來說，F(xiàn)PGA比ASIC（專用芯片）有更短的設(shè)計周期和靈活性，非常適合需要快速推向市場的產(chǎn)品，免去昂貴的開版費用，而且可以隨時裁減，增加你想要的功能達到規(guī)避設(shè)計風險，回避芯片廠商的限制。另外隨著工藝的進步，ASIC產(chǎn)品所需的NRE（一次性工程）成本越來越高，受企業(yè)研發(fā)資金的約束，ASIC在很多市場領(lǐng)域已被FPGA取代。