無(wú)論是FPGA還是MCU，功耗的一般都是由兩部分組成：靜態(tài)功耗和動(dòng)態(tài)功耗。

靜態(tài)功耗

靜態(tài)功耗主要是由漏電流引起，漏電流是在芯片上電的時(shí)候，無(wú)論是處于工作還是處于靜止?fàn)顟B(tài)，都一直會(huì)存在的一個(gè)電流，來(lái)源于晶體管的三個(gè)極，如圖 1.1所示，它分為兩部分，一部分是來(lái)自源極到漏極的泄漏電流IS-D，另一部分是來(lái)自柵極到襯底的泄漏電流IG，漏電流與晶體管的溝道長(zhǎng)度和柵氧化物的厚度成反比。

源極到漏極的泄漏電流IS-D：也稱為亞閥值電流，是泄漏的主要原因，我們都知道MOS管在關(guān)斷的時(shí)候，溝道阻抗非常大，但是再大都會(huì)有一個(gè)值，所以只要芯片供電必然會(huì)存在一個(gè)從源極到漏極的泄漏電流，隨著半導(dǎo)體工藝不斷先進(jìn)，晶體管尺寸不斷減小，溝道長(zhǎng)度也逐漸減小，使得溝道阻抗變小，從而IS-D變得越來(lái)越大，而且源極到漏極的漏電流隨溫度增加呈指數(shù)增長(zhǎng)，例如：結(jié)溫從25℃上升到85℃時(shí)源極到漏極的泄漏電流會(huì)增加5倍之多。

柵極到襯底的泄漏電流IG：雖然沒(méi)有亞閥電流那么關(guān)鍵，但是也非常重要，柵極的漏電流隨著柵氧化物的厚度減小而增大，特別在65nm、45nm的技術(shù)中顯得尤為突出。

動(dòng)態(tài)功耗

動(dòng)態(tài)功耗主要由電容充放電引起，如圖 1.2所示，它與三個(gè)參數(shù)有關(guān)：節(jié)點(diǎn)電容、工作頻率和內(nèi)核電壓，它們與功耗成正比例關(guān)系，如公式1-1所示，節(jié)點(diǎn)電容越大、工作頻率越高、內(nèi)核電壓越大，其動(dòng)態(tài)功耗也就越大。而在FPGA中動(dòng)態(tài)功耗主要體現(xiàn)在存儲(chǔ)器、內(nèi)部邏輯、時(shí)鐘、I/O消耗的功耗，如圖 1.2所示，在一般的設(shè)計(jì)中，動(dòng)態(tài)功耗占據(jù)了整個(gè)系統(tǒng)功耗的90%以上，是主導(dǎo)性功耗，所以降低動(dòng)態(tài)功耗是降低整個(gè)系統(tǒng)功耗關(guān)鍵因素。

以Actel的IGLOO系列為例，IGLOO的Nano系列最低靜態(tài)功耗只有2μW，并能保存RAM和寄存器的狀態(tài)。當(dāng)前的FPGA完全可以滿足消費(fèi)電子的低功耗要求，甚至可穿戴設(shè)備的需求。

消費(fèi)電子市場(chǎng)對(duì)于產(chǎn)品的成本和功耗要求非常嚴(yán)苛。另外，產(chǎn)品的差異化也是廠商制勝的關(guān)鍵。FPGA的可編程特性使得產(chǎn)品具有獨(dú)特的靈活性，它能實(shí)現(xiàn)你想實(shí)現(xiàn)的任何數(shù)字電路，可以定制各種電路。FPGA在消費(fèi)電子領(lǐng)域的應(yīng)用，其優(yōu)點(diǎn)體現(xiàn)在一個(gè)“快”字，開發(fā)周期短。

FPGA靈活性體現(xiàn)在減少專用芯片的束縛，真正為自己的產(chǎn)品量身定做，在設(shè)計(jì)過(guò)程中FPGA可以靈活的更改設(shè)計(jì)。并且它強(qiáng)大的邏輯資源和寄存器資源可以讓你輕松的去發(fā)揮設(shè)計(jì)理念，其并行執(zhí)行，硬件實(shí)現(xiàn)的方式可以應(yīng)對(duì)設(shè)計(jì)中大量的高速電子線路設(shè)計(jì)需求。

利用FPGA的可編程特性還有一個(gè)好處就是可以降低庫(kù)存，系統(tǒng)廠商用同樣的PCB，可以支持全世界不同的市場(chǎng)需求和功能，每一次配置都可以實(shí)現(xiàn)不同的功能。

整體上來(lái)說(shuō)，F(xiàn)PGA比ASIC（專用芯片）有更短的設(shè)計(jì)周期和靈活性，非常適合需要快速推向市場(chǎng)的產(chǎn)品，免去昂貴的開版費(fèi)用，而且可以隨時(shí)裁減，增加你想要的功能達(dá)到規(guī)避設(shè)計(jì)風(fēng)險(xiǎn)，回避芯片廠商的限制。另外隨著工藝的進(jìn)步，ASIC產(chǎn)品所需的NRE（一次性工程）成本越來(lái)越高，受企業(yè)研發(fā)資金的約束，ASIC在很多市場(chǎng)領(lǐng)域已被FPGA取代。