ASIC分為全定制和半定制。全定制設計需要設計者完成所有電路的設計，因此需要大量人力物力，靈活性好但開發(fā)效率低下。如果設計較為理想，全定制能夠比半定制的ASIC芯片運行速度更快。半定制使用庫里的標準邏輯單元(Standard Cell)，設計時可以從標準邏輯單元庫中選擇SSI(門電路)、MSI(如加法器、比較器等)、數(shù)據(jù)通路(如ALU、存儲器、總線等)、存儲器甚至系統(tǒng)級模塊(如乘法器、微控制器等)和IP核，這些邏輯單元已經(jīng)布局完畢，而且設計得較為可靠，設計者可以較方便地完成系統(tǒng)設計。
現(xiàn)代ASIC常包含整個32-bit處理器,類似ROM、RAM、EEPROM、Flash的存儲單元和其他模塊. 這樣的ASIC常被稱為SoC(片上系統(tǒng))。FPGA是ASIC的近親，一般通過原理圖、VHDL對數(shù)字系統(tǒng)建模，運用EDA軟件仿真、綜合，生成基于一些標準庫的網(wǎng)絡表，配置到芯片即可使用。它與ASIC的區(qū)別是用戶不需要介入芯片的布局布線和工藝問題，而且可以隨時改變其邏輯功能，使用靈活。
全定制ASIC是利用集成電路的最基本設計方法(不使用現(xiàn)有庫單元)，對集成電路中所有的元器件進行精工細作的設計方法。全定制設計可以實現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)模混合電路以及對速度、功耗、管芯面積、其它器件特性(如線性度、對稱性、電流容量、耐壓等)有特殊要求的場合;或者在沒有現(xiàn)成元件庫的場合。特點：精工細作，設計要求高、周期長，設計成本昂貴。由于單元庫和功能模塊電路越加成熟，全定制設計的方法漸漸被半定制方法所取代。在IC設計中，整個電路均采用全定制設計的現(xiàn)象越來越少。全定制設計要求：全定制設計要考慮工藝條件，根據(jù)電路的復雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。需要經(jīng)驗和技巧，掌握各種設計規(guī)則和方法,一般由專業(yè)微電子IC設計人員完成;常規(guī)設計可以借鑒以往的設計，部分器件需要根據(jù)電特性單獨設計;布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設計原則設計版圖。版圖設計與工藝相關，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設計版圖和工藝。
半定制設計方法又分成基于標準單元的設計方法和基于門陣列的設計方法。基于標準單元的設計方法是：將預先設計好的稱為標準單元的邏輯單元，如與門，或門，多路開關，觸發(fā)器等，按照某種特定的規(guī)則排列，與預先設計好的大型單元一起組成ASIC?；跇藴蕟卧腁SIC又稱為CBIC(CellbasedIC)?；陂T陣列的設計方法是在預先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設計。半定制相比于全定制，可以縮短開發(fā)周期，降低開發(fā)成本和風險。
首先，需要對ASIC進行內(nèi)部功能模塊的劃分，使每個功能模塊實現(xiàn)相應的功能。各個功能模塊連接到一起形成整個ASIC電路。第二，根據(jù)功能模塊的劃分，按照功能和接口要求，采用硬件描述語言 (HDL)進行模塊的邏輯設計，形成寄存器傳輸級(RTL)代碼。第三，’針對ASIC規(guī)格書的功能和時序要求，采用現(xiàn)場可編程邏輯門陣列 (FPGA)原型或者軟件仿真的方式，編寫測試代碼或者測試激勵，進行邏輯驗證，并確保邏輯設計完全符合設計要求。第四，將RTL代碼通過邏輯綜合工具映射到相應的工藝庫上，進行布局布線等版圖設計，完成時序驗證和收斂，形成用于投片生產(chǎn)的版圖數(shù)據(jù)。
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