清華大學(xué)首次實(shí)現(xiàn)亞1nm柵極晶體管，外媒：ASML該醒悟了

芯片等規(guī)則被修改后，國(guó)內(nèi)芯片技術(shù)發(fā)展速度明顯超過(guò)之前。例如，國(guó)內(nèi)廠商自研各種7nm、6nm等芯片，華為聯(lián)合國(guó)內(nèi)市場(chǎng)5nm芯片在封裝等。在芯片架構(gòu)方面，國(guó)內(nèi)廠商也基于開(kāi)源架構(gòu)研發(fā)設(shè)計(jì)芯片，不再依賴(lài)依靠ARM，甚至是全面自研芯片架構(gòu)等。最主要的是，在芯片制造方面，國(guó)內(nèi)廠商也快速突破，28nm、14nm等芯片不僅能夠在國(guó)內(nèi)量產(chǎn)，良品率也媲美國(guó)際大廠，敢于同臺(tái)競(jìng)技。即便是在7nm芯片上，中芯國(guó)際梁孟松也已經(jīng)宣布完成了研發(fā)設(shè)計(jì)任務(wù)，下一步就是試產(chǎn)等工作。

7nm之后，國(guó)內(nèi)廠商突破亞1nm晶體管技術(shù)據(jù)悉，清華等國(guó)內(nèi)高校早就紛紛成立集成電路學(xué)院，研發(fā)相關(guān)集成電路技術(shù)的同時(shí)，也為國(guó)內(nèi)培養(yǎng)相關(guān)芯片半導(dǎo)體芯片技術(shù)人才。如今，功夫不負(fù)有心人，中芯國(guó)際等完成7nm芯片的研發(fā)設(shè)計(jì)任務(wù)后，國(guó)內(nèi)突然又突破了亞1nm晶體管技術(shù)。都知道，芯片中含有大量的晶體管，而晶體管的數(shù)量和密度在一定程度上決定了芯片的性能等，而越是先進(jìn)制程的芯片，其內(nèi)含的晶體管數(shù)量就越多。

來(lái)自國(guó)內(nèi)清華大學(xué)消息，任天令團(tuán)隊(duì)首次實(shí)現(xiàn)亞1納米柵極長(zhǎng)度晶體管，有良好的電學(xué)性能，而這一研究成果已經(jīng)被發(fā)表在《自然》學(xué)術(shù)期刊中?？梢哉f(shuō)，這一技術(shù)的突破，對(duì)國(guó)內(nèi)廠商，乃至全球廠商研發(fā)制造更先進(jìn)制程的芯片都有重要的推動(dòng)作用。數(shù)據(jù)顯示，5nm麒麟9000芯片中晶體管數(shù)量為125億，而4nm的M1 Max芯片中的晶體管數(shù)量更是高達(dá)540億。

晶體管作為芯片的核心元器件，更小的柵極尺寸能讓芯片上集成更多的晶體管，并帶來(lái)性能的提升。Intel 公司創(chuàng)始人之一的戈登摩爾(Gordon Moore)在 1965 提出：“集成電路芯片上可容納的晶體管數(shù)目，每隔 18-24 個(gè)月便會(huì)增加一倍，微處理器的性能提高一倍，或價(jià)格下降一半?！边@在集成電路領(lǐng)域被稱(chēng)為“摩爾定律”。過(guò)去幾十年晶體管的柵極尺寸在摩爾定律的推動(dòng)下不斷微縮，然而近年來(lái)，隨著晶體管的物理尺寸進(jìn)入納米尺度，造成電子遷移率降低、漏電流增大、靜態(tài)功耗增大等短溝道效應(yīng)越來(lái)越嚴(yán)重，這使得新結(jié)構(gòu)和新材料的開(kāi)發(fā)迫在眉睫。根據(jù)信息資源詞典系統(tǒng)(IRDS2021)報(bào)道，目前主流工業(yè)界晶體管的柵極尺寸在 12nm 以上，如何促進(jìn)晶體管關(guān)鍵尺寸的進(jìn)一步微縮，引起了業(yè)界研究人員的廣泛關(guān)注。

學(xué)術(shù)界在極短?hào)砰L(zhǎng)晶體管方面做出了探索。2012 年，日本產(chǎn)業(yè)技術(shù)綜合研究所在國(guó)際電子器件大會(huì)(IEDM)報(bào)道了基于絕緣襯底上硅實(shí)現(xiàn) V 形的平面無(wú)結(jié)型硅基晶體管，等效的物理柵長(zhǎng)僅為 3 納米。2016 年，美國(guó)的勞倫斯伯克利國(guó)家實(shí)驗(yàn)室和斯坦福大學(xué)在《科學(xué)》(Science)期刊報(bào)道了基于金屬性碳納米管材料實(shí)現(xiàn)了物理柵長(zhǎng)為 1 納米的平面硫化鉬晶體管。

為進(jìn)一步突破 1 納米以下柵長(zhǎng)晶體管的瓶頸，本研究團(tuán)隊(duì)巧妙利用石墨烯薄膜超薄的單原子層厚度和優(yōu)異的導(dǎo)電性能作為柵極，通過(guò)石墨烯側(cè)向電場(chǎng)來(lái)控制垂直的 MoS2 溝道的開(kāi)關(guān)，從而實(shí)現(xiàn)等效的物理柵長(zhǎng)為 0.34nm。通過(guò)在石墨烯表面沉積金屬鋁并自然氧化的方式，完成了對(duì)石墨烯垂直方向電場(chǎng)的屏蔽。再使用原子層沉積的二氧化鉿作為柵極介質(zhì)、化學(xué)氣相沉積的單層二維二硫化鉬薄膜作為溝道。具體器件結(jié)構(gòu)、工藝流程、完成實(shí)物圖如下所示：

研究發(fā)現(xiàn)，由于單層二維二硫化鉬薄膜相較于體硅材料具有更大的有效電子質(zhì)量和更低的介電常數(shù)，在超窄亞 1 納米物理柵長(zhǎng)控制下，晶體管能有效的開(kāi)啟、關(guān)閉，其關(guān)態(tài)電流在 pA 量級(jí)，開(kāi)關(guān)比可達(dá) 105，亞閾值擺幅約 117mV / dec。大量、多組實(shí)驗(yàn)測(cè)試數(shù)據(jù)結(jié)果也驗(yàn)證了該結(jié)構(gòu)下的大規(guī)模應(yīng)用潛力?；诠に囉?jì)算機(jī)輔助設(shè)計(jì)(TCAD)的仿真結(jié)果進(jìn)一步表明了石墨烯邊緣電場(chǎng)對(duì)垂直二硫化鉬溝道的有效調(diào)控，預(yù)測(cè)了在同時(shí)縮短溝道長(zhǎng)度條件下，晶體管的電學(xué)性能情況。這項(xiàng)工作推動(dòng)了摩爾定律進(jìn)一步發(fā)展到亞 1 納米級(jí)別，同時(shí)為二維薄膜在未來(lái)集成電路的應(yīng)用提供了參考依據(jù)。

自1960年代第一塊集成電路建成以來(lái)，硅 (Si) 晶體管按照摩爾定律的指導(dǎo)不斷縮小，因此可以在一個(gè)芯片上構(gòu)建更多設(shè)備。當(dāng)柵極長(zhǎng)度 (Lg) 縮小到 5nm 以下時(shí)，Si 晶體管現(xiàn)在正在接近縮放極限。

信息智能時(shí)代，芯片是“產(chǎn)業(yè)之米”?，F(xiàn)在的一部手機(jī)里就裝有20多個(gè)芯片，一輛汽車(chē)裝有100多個(gè)芯片。未來(lái)每個(gè)設(shè)備里都會(huì)裝有大量的芯片。功能越多，需要的芯片越多。

芯片=半導(dǎo)體材料+集成電路。集成電路是一種微型電子器件或部件。采用一定的工藝，把一個(gè)電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起。

晶體管作為芯片的核心元器件，更小的柵極尺寸能讓芯片上集成更多的晶體管，并帶來(lái)性能的提升。

芯片研發(fā)不僅僅是半導(dǎo)體企業(yè)的責(zé)任，面對(duì)芯片被卡脖子的現(xiàn)狀，國(guó)內(nèi)高校已經(jīng)開(kāi)始行動(dòng)。清華大學(xué)作為國(guó)內(nèi)頂尖學(xué)府，專(zhuān)門(mén)設(shè)立了集成電路學(xué)院。清華大學(xué)集成電路學(xué)院設(shè)立不到一年時(shí)間，已經(jīng)在重要的芯片研究領(lǐng)域取得了重大進(jìn)展。想要突破到更先進(jìn)的納米工藝，不僅要將晶體管長(zhǎng)度做到更細(xì)微的程度，密度、邏輯面積等等也得壓縮。而晶體管作為保障電流傳輸?shù)拈_(kāi)關(guān)器件，不管芯片制造商有怎樣的工藝改進(jìn)，最終都無(wú)法繞開(kāi)晶體管的柵極束縛。

因?yàn)槟柖傻南拗疲詫?dǎo)致集成電路可容納的晶體管數(shù)量難以翻倍。也就在這個(gè)時(shí)候，清華大學(xué)驗(yàn)證了垂直硫化鉬晶體管的可行性，將晶體管微縮程度再次提高，從而突破1nm以下的晶體管。

這項(xiàng)研究成果的意義實(shí)際上是非常重大的。它是一項(xiàng)理論成果，清華大學(xué)提供了一個(gè)很好的理論方向，為將來(lái)開(kāi)創(chuàng)芯片新紀(jì)元提供了新的可能性，也為將來(lái)的實(shí)踐奠定了很大的基礎(chǔ)，為后續(xù)展開(kāi)探索腳步的先行者們指引方向。