介紹
數(shù)據(jù)采集系統(tǒng)的設計人員——尤其是過程控制或自動化系統(tǒng)中的精密測量——通常將他們的系統(tǒng)設計為在第一奈奎斯特區(qū)運行，這意味著最大輸入頻率必須限制在采樣頻率的一半以下頻率。因此，如果我們構建一個系統(tǒng)來捕獲最高 20KHz 的音頻，那么我們必須以超過 40KHz 的頻率進行采樣，以確保捕獲最高頻率的分量。
別名
那么當你不遵守規(guī)則時，系統(tǒng)會發(fā)生什么？假設我們以高達 20kHz 的頻率分量對 15kHz 的模擬信號進行采樣——我們最終會出現(xiàn)“混疊”或將較高分量折疊到輸入信號的工作頻帶中（參見圖 1）。這些混疊信號將添加到原始信號中，并且無法將混疊頻率分量與原始信號區(qū)分開來。
圖 1：輸入信號穿過第二個奈奎斯特區(qū)并混疊到信號的工作頻帶中
在大多數(shù)情況下，捕獲模擬信號且不遵循奈奎斯特采樣規(guī)則的系統(tǒng)被認為是“不良”系統(tǒng)，需要在模數(shù)轉換器 (ADC) 輸入之前使用抗混疊濾波器，以防止頻率分量進入上奈奎斯特區(qū)。然而，有時候，這是一件好事。
在以極高頻率模式運行的射頻 (RF) 系統(tǒng)中，在處理器（或現(xiàn)場可編程門陣列 [FPGA]）和數(shù)據(jù)轉換器之間移動的數(shù)據(jù)量可能令人難以置信——尤其是在系統(tǒng)運行時在第一奈奎斯特區(qū)（或簡稱為“第一奈奎斯特”）。例如，在第一個 Nyquist 中運行的 1GHz 輸出頻率的數(shù)模轉換器(DAC) 需要以超過 2GHz 的頻率為輸出提供時鐘，以實現(xiàn)所需的頻率內(nèi)容。
這也適用于ADC——如果來自 RF 子系統(tǒng)的輸入的工作頻帶介于 900MHz 和 1GHz 之間，那么 ADC 必須以超過 2GHz 的頻率進行采樣，以將所有頻率內(nèi)容置于第一個 Nyquist 中。
使用奈奎斯特混疊作為好處
訣竅是利用混疊（或頻率折疊）對我們有利。通過對數(shù)據(jù)轉換器進行欠采樣，較高頻率的內(nèi)容將混疊到所有較低的奈奎斯特區(qū)域（參見圖 2）。我們需要絕對確保沒有任何東西最終出現(xiàn)在較低頻段 - 較低區(qū)域中的任何噪聲或頻率分量也將混疊到第一個奈奎斯特。好消息是，如果這是第一個 Nyquist 系統(tǒng)，來自數(shù)據(jù)轉換器的數(shù)據(jù)速率只是所需 RF 輸入采樣率的一小部分。欠采樣大大降低了提供給數(shù)字信號處理器 (DSP) 或 FPGA 的樣本的數(shù)據(jù)速率。
圖 2：二次采樣時，高階頻率分量被折疊到較低的奈奎斯特區(qū)域
ADC 的唯一主要要求是輸入帶寬必須足以滿足輸入頻率，否則信號將失真。例如，ADC12J2700可以采樣高達 2.7GSPS，但它的輸入帶寬大于 3GHz，允許輸入信號超過最大采樣率，從而將它們折疊到較低的區(qū)域。
ADC12J1600和ADC12J2700器件為寬帶采樣和數(shù)字調(diào)諧器件。德州儀器(TI)的千兆次采樣模數(shù)轉換器(ADC)技術支持采用射頻直接對大范圍頻譜采樣。集成DDC（數(shù)字下變頻器）可進行數(shù)字濾波和下變頻轉換。所選頻率塊適用于JESD204B串行接口。數(shù)據(jù)以基帶15位復數(shù)信息形式輸出，以減輕下游處理壓力。根據(jù)數(shù)字下變頻器(DDC)抽取率和鏈接輸出率設置，該數(shù)據(jù)將通過串行接口的1至5通道輸出。
DDC旁路模式還支持輸出全速率12位原始ADC數(shù)據(jù)。此運行模式需要8個串行輸出通道。
ADC12J1600和ADC12J2700器件采用68引腳超薄四方扁平無引線(VQFN)封裝。該器件的工業(yè)環(huán)境運行溫度范圍為–40°C≤T-A≤85°C。
■旁路模式適用于整個奈奎斯特輸出帶寬
■在4x抽取率和2700MSPS條件下，可用輸出帶寬為540MHz
■在4x抽取率和1600MSPS條件下，可用輸出帶寬為320MHz
■在32x抽取率和2700MSPS條件下，可用輸出帶寬為67.5MHz
■在32x抽取率和1600MSPS條件下，可用輸出帶寬為40MHz
還有一些額外的考慮超出了這篇文章的范圍，但總的來說，這個技巧可以讓你免于處理極高的數(shù)據(jù)速率和處理要求。
如果我們正在構建高性能數(shù)字射頻系統(tǒng)，我們可能需要考慮將此方法與適當?shù)腄AC或ADC結合使用。如果設計得當，這種方法可以大大簡化這些系統(tǒng)的處理和數(shù)據(jù)流要求。
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