歐洲開始啟動Chiplet技術(shù)演示項目，多家車企參與，博世、奧迪都有

據(jù)外媒報道，德國乃至歐洲最大的應用科學研究機構(gòu)-弗勞恩霍夫協(xié)會正啟動一項名為“新型可信賴電子產(chǎn)品分布式制造”的研究項目，旨在為Chiplet產(chǎn)品的設(shè)計與封裝創(chuàng)建安全性標準，這一項目參與者還包括了博世、X-Fab、奧迪和歐司朗等廠商。

芯粒是不同功能芯片裸片的拼搭，某種意義上也是不同IP的拼搭。芯原作為中國大陸第一，全球第七的半導體IP供應商，在各類處理器IP上有著深度布局，將通過“IP芯片化(IP as a Chiplet)”和“芯片平臺化(Chiplet as a Platform)”持續(xù)推進芯粒技術(shù)的發(fā)展和產(chǎn)業(yè)化落地。

芯原有六大核心處理器IP，分別為圖形處理器(GPU)IP、神經(jīng)網(wǎng)絡(luò)處理器(NPU)IP、視頻處理器(VPU)IP、數(shù)字信號處理器(DSP)IP、圖像信號處理器(ISP)IP和顯示處理器IP，此外還有1,400多個數(shù)?；旌螴P和射頻IP。芯原將這些處理器IP有機結(jié)合，推出了處理器IP 子系統(tǒng)、IP 平臺等，例如從攝像頭輸入一直到顯示輸出的整個智能像素處理IP平臺?；谪S富的IP儲備，芯原提出了IP芯片化(IP as a Chiplet，IaaC)的理念，旨在以芯粒實現(xiàn)特殊功能IP的“即插即用”，解決7nm、5nm及以下工藝中，性能與成本的平衡，并降低較大規(guī)模芯片的設(shè)計時間和風險。

正是基于其對Chiplet互聯(lián)的前瞻性設(shè)計思路，芯動從兩三年前開始就在做Chiplet互聯(lián)接口的研發(fā)，并與今年推出的UCIe不謀而合，因此能在UCle標準推出后不到三周，就宣布推出物理層兼容UCIe國際標準的自主研發(fā)IP解決方案-Innolink? Chiplet。高專表示，芯動的研發(fā)方向之所以能與國際水平保持一致，是因為我們以需求驅(qū)動研發(fā)的產(chǎn)品理念和定制化的客戶服務，200多次的先進工藝流片紀錄和60億顆SoC芯片授權(quán)量產(chǎn)帶給芯動的不止是成熟經(jīng)驗和良好口碑，更是在技術(shù)方面的敏銳洞察和前瞻布局。芯動一直在用實際突破和應用成果證明實力，展現(xiàn)國產(chǎn)IP的無限潛力。

隨著芯片工藝不斷演進，硅的工藝發(fā)展趨近于其物理瓶頸，晶體管再變小變得愈加困難，摩爾定律放緩，但是算力和存儲的需求爆發(fā)，傳統(tǒng)方式推進芯片性能很難維持產(chǎn)業(yè)的持續(xù)發(fā)展，行業(yè)進入后摩爾時代。

當前IC技術(shù)瓶頸與業(yè)務需求的主要矛盾在于：單位算力與數(shù)據(jù)量增速的矛盾：人工智能、大數(shù)據(jù)、5G 等技術(shù)發(fā)展，使數(shù)據(jù)量呈指數(shù)級增加，而單位算力的增速卻愈發(fā)遲緩。性能和功耗比提升的矛盾：芯片性能的提升會伴隨著功耗的大幅增長，從而導致應用場景碎片化，無法攤薄芯片成本。研發(fā)成本和交付周期增加：隨著先進制程的進步，芯片制造成本與研發(fā)投入也大大增加。目前，5nm芯片的研發(fā)費用已經(jīng)超過5億美元 ，3nm的研發(fā)費用預期將超過15億美元。

與傳統(tǒng)SoC方案相比，Chiplet可以將采用不同制程的芯粒匯集在一起，且由于芯?？芍貜褪褂茫O(shè)計靈活，能加快芯片設(shè)計公司的設(shè)計周期、降低設(shè)計成本，且大幅提高芯片性能。

Chiplet也被視為革新半導體產(chǎn)業(yè)生態(tài)的機會，被看作如同半導體產(chǎn)業(yè)從IDM走向設(shè)計-制造-封裝產(chǎn)業(yè)變革一樣重要的機遇。而對于受限于先進工藝高生產(chǎn)成本、設(shè)計難度、生產(chǎn)限制的企業(yè)而言，Chiplet也成為公司追求芯片更高性能的工具。

2022年1月，Chiplet標準聯(lián)盟發(fā)布《通用芯?；ミB技術(shù)1.0》，這是一個開放的芯粒互連協(xié)議，旨在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標準，滿足客戶對可定制封裝要求。另外，今年3月，英特爾、AMD、ARM、高通、臺積電、三星、日月光等芯片廠商與Google云、Meta(原FaceBook)、微軟等共同成立了Chiplet標準聯(lián)盟，正式推出了通用Chiplet的高速互聯(lián)標準“UCIE”，旨在定義一個開放的、可互操作的標準，用于將多個Chiplet通過先進封裝的形式組合到一個封裝中。