FinFET晶體管尺寸的量化一直是主要挑戰(zhàn)，并迫使高密度6T

存算一體化是指將傳統以計算為中心的架構轉變?yōu)橐詳祿橹行牡募軜?，它可以突破馮·諾伊曼架構下存算分離的瓶頸，直接利用存儲器進行數據處理，從而把數據存儲與計算融合在同一芯片中，極大提高計算并行度與能效比，特別適用于深度學習神經網絡領域，如可穿戴設備、移動設備、智能家居等場景。

在上期的文章里，我們介紹了新型非易失性存儲介質ReRAM用于存算一體大算力AI芯片的優(yōu)勢，今天我們來介紹另一種常見的存儲介質——SRAM。

SRAM的全稱是靜態(tài)隨機存取存儲器(StaTIc Random-Access Memory, SRAM) 是隨機存取存儲器的一種。

所謂“靜態(tài)”，是指只要保持通電，寫入的信息就不會丟失，讀出時也不破壞存儲的信息。這種“靜態(tài)”是相對于動態(tài)隨機存取存儲器(Dynamic Random-Access Memory,DRAM) 而言的。后者由于存儲位元是基于電容器的電荷量進行存儲，電荷量會隨著時間和溫度的變化而減少，因此需要定期刷新來保持原有的記憶信息。但無論是SRAM還是DRAM，都屬于易失性存儲器，在斷電后就會丟失數據。

隨著全球各地的陸續(xù)放開，各種線下活動也逐漸恢復。今年，第 68 屆年度 IEEE 國際電子器件會議 (IEDM) 全面恢復，來自世界各地的近 1500 名工程師匯聚一堂，在舊金山一起討論半導體行業(yè)的最新發(fā)展內容。

wikichip 從臺積電的那篇論文中發(fā)現，雖然邏輯電路仍在或多或少地沿著歷史軌跡前行，但 SRAM 這方面的路線似乎已經完全崩潰。臺積電在今年早些時候正式推出其 N3 技術時表示，與 N5 相比，新節(jié)點的邏輯密度將提高 1.6 倍和 1.7 倍，但他們沒有明說的是，與 N5 相比，新技術的 HD SRAM 密度幾乎沒有任何變化，總體提升聊勝于無，這可能意味著采用新一代 3nm 工藝的 CPU、GPU 成本更高，終端產品也會更貴。

在此次 IEEE 頂會上，臺積電談到了 3nm 基礎版 (N3B) 節(jié)點以及 3nm 增強型 (N3E) 的部分數據。簡單來說，N3E 是 N3B 稍微“廉價”一些的版本，放在最終芯片上可以說相比性能更注重的是功耗控制方面。有趣的是，對于新的 N3E 節(jié)點，高密度 SRAM 位單元尺寸并沒有縮小，依然是 0.021 μm2，這與 N5 節(jié)點的位單元大小完全相同。但你要知道，N3B 實裝了 SRAM 縮放，其單元大小僅有 0.0199μm2，相比上一個版本縮小了 5%。

就粗略地估算一下，N3E 的內存密度(ISO-assist circuit overhead)大約為 31.8 Mib / mm2。作為對比，英特爾的 Intel 4(原 7nm)將 SRAM 位元尺寸從 0.0312μm2 縮小到了 0.024μm2。當然，目前 Intel 7 (以前稱為 10nm Enhanced superin) 大約為 27.8 Mib / mm2，相比起來還是落后于臺積電的 HD SRAM 密度。

微縮技術可以用于提高半導體器件的密度，并逐漸發(fā)展了各式各樣的多柵極晶體管，這種晶體管通常具有鰭形狀和納米線形狀的多溝道有源圖案，圖案形成于芯片襯底上，在有源圖案上還設置有柵極結構。

由于這種多柵極晶體管利用三維溝道來實現，因此比較容易進行微縮。此外，即使不增加多柵極晶體管的柵極長度也可以提高電流控制能力，并可以有效地抑制溝道區(qū)的電勢受漏極電壓影響的短溝道效應(SCE)。

而隨著目前2~3nm芯片技術的深入研究以及半導體器件的節(jié)距尺寸減小，需要確保半導體器件中的接觸之間的電容減小和電穩(wěn)定性。為此，三星在2021年7月6日申請了一項名為“半導體器件”的發(fā)明專利(申請?zhí)枺?02110761662.0)，申請人為三星電子株式會社。

在會議上，臺積電談到了原始基礎 N3 (N3B) 節(jié)點以及增強型 (N3E)，后者是N3B 稍微寬松一些的變體。臺積電展示原型測試芯片配備了一個由超過 35 億個晶體管和一個可完全運行的 256Mbit SRAM 宏組成的邏輯電路(圖 1)。SRAM 存儲單元面積為 0.0199μm 2，是有史以來最小的。我們確認 SRAM 宏即使在 0.5V 的電壓下也能完美工作(圖 2)。

有趣的是，對于新的 N3E 節(jié)點，高密度 SRAM 位單元尺寸達到 0.021 μm2，這與他們的 N5 節(jié)點的位單元大小完全相同，并沒有縮小。N3B 變體預計不會進入太多產品，但確實具有縮放 SRAM 位單元;然而，在 0.0199μm2 時，它僅縮小了 5%(或縮小了 0.95 倍)。

就粗略的內存密度而言(假設 ISO 輔助電路開銷)，N3E 大致為 31.8 Mib/mm2，并將增加到 33.55 Mib/mm2 或 1.75 Mib/mm2(230 KB)的改進。

這是一些嚴重的壞消息!從這個角度來看，雖然據說 N3B 和 N3E 都提供了 1.6 倍和 1.7 倍的芯片級晶體管縮放，但 SRAM 的 1.0 倍和 1.05 倍縮放是災難性的?，F在，我們仍然希望臺積電在某個時候為 N3 推出更密集的 SRAM 位單元變體，我們確實希望在未來看到 SRAM 的某種程度的微縮，但好的舊微縮 SRAM 微縮似乎已經死了。

Jonathan Chang等人在ISSCC 2020上展示了用于開發(fā)高性能SRAM單元和陣列的技術方案。

FinFET晶體管尺寸的量化一直是主要挑戰(zhàn)，并迫使高密度6T

SRAM單元中的所有晶體管僅能使用一個Fin。通過設計工藝協同優(yōu)化(DTCO)對設計進行了優(yōu)化，以提供高性能和高密度以及高產量和可靠性。圖2展示了2011年至2019年的SRAM單元面積的微縮歷程。但值得注意的是，2017年至2019年的SRAM單元面積縮小速度遠慢于2011年至2017年的速度，這表明SRAM單元的微縮速度沒有跟上邏輯區(qū)域的部分。在IEDM

2019上，5nm工藝的邏輯密度提高了1.84倍，而SRAM密度僅提高了1.35倍。臺積電利用飛行位線(FBL，Flying Bit

Line)架構進一步減少了面積，從而節(jié)省了5%的面積。5nm SRAM 單元的版圖示意圖如圖3所示。