芯片設(shè)計(jì)了解嗎?芯片設(shè)計(jì)之前后端設(shè)計(jì)介紹

芯片是電子設(shè)備的重要組成器件之一，芯片的制作材料其實(shí)就是二氧化硅，可以從沙子中進(jìn)行提取。為增進(jìn)大家對(duì)芯片的認(rèn)識(shí)，本文將對(duì)芯片設(shè)計(jì)的前后端設(shè)計(jì)予以介紹。如果你對(duì)芯片或是本文具有興趣，不妨繼續(xù)往下閱讀哦。

一、芯片設(shè)計(jì)之前端設(shè)計(jì)

1. 規(guī)格制定

芯片規(guī)格，也就像功能列表一樣，是客戶(hù)向芯片設(shè)計(jì)公司(稱(chēng)為Fabless，無(wú)晶圓設(shè)計(jì)公司)提出的設(shè)計(jì)要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。

2. 詳細(xì)設(shè)計(jì)

Fabless根據(jù)客戶(hù)提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。

3. HDL編碼

使用硬件描述語(yǔ)言(VHDL，Verilog HDL，業(yè)界公司一般都是使用后者)將模塊功能以代碼來(lái)描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過(guò)HDL語(yǔ)言描述出來(lái)，形成RTL(寄存器傳輸級(jí))代碼。

4. 仿真驗(yàn)證

仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格?？丛O(shè)計(jì)是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計(jì)正確與否的黃金標(biāo)準(zhǔn)，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計(jì)和編碼。 設(shè)計(jì)和仿真驗(yàn)證是反復(fù)迭代的過(guò)程，直到驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。

仿真驗(yàn)證工具Synopsys的VCS，還有Cadence的NC-Verilog。

5. 邏輯綜合――Design Compiler

仿真驗(yàn)證通過(guò)，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門(mén)級(jí)網(wǎng)表netlist。綜合需要設(shè)定約束條件，就是你希望綜合出來(lái)的電路在面積，時(shí)序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫(kù)，不同的庫(kù)中，門(mén)電路基本標(biāo)準(zhǔn)單元(standard cell)的面積，時(shí)序參數(shù)是不一樣的。所以，選用的綜合庫(kù)不一樣，綜合出來(lái)的電路在時(shí)序，面積上是有差異的。一般來(lái)說(shuō)，綜合完成后需要再次做仿真驗(yàn)證(這個(gè)也稱(chēng)為后仿真，之前的稱(chēng)為前仿真)。

邏輯綜合工具Synopsys的Design Compiler。

6. STA

Static Timing Analysis(STA)，靜態(tài)時(shí)序分析，這也屬于驗(yàn)證范疇，它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間(setup time)和保持時(shí)間(hold time)的違例(violation)。這個(gè)是數(shù)字電路基礎(chǔ)知識(shí)，一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒(méi)有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問(wèn)題。

STA工具有Synopsys的Prime Time。

7. 形式驗(yàn)證

這也是驗(yàn)證范疇，它是從功能上(STA是時(shí)序上)對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過(guò)程中沒(méi)有改變?cè)菻DL描述的電路功能。

形式驗(yàn)證工具有Synopsys的Formality。

前端設(shè)計(jì)的流程暫時(shí)寫(xiě)到這里。從設(shè)計(jì)程度上來(lái)講，前端設(shè)計(jì)的結(jié)果就是得到了芯片的門(mén)級(jí)網(wǎng)表電路。

二、芯片設(shè)計(jì)之后端設(shè)計(jì)

1. DFT

Design For Test，可測(cè)性設(shè)計(jì)。芯片內(nèi)部往往都自帶測(cè)試電路，DFT的目的就是在設(shè)計(jì)的時(shí)候就考慮將來(lái)的測(cè)試。DFT的常見(jiàn)方法就是，在設(shè)計(jì)中插入掃描鏈，將非掃描單元(如寄存器)變?yōu)閽呙鑶卧ｊP(guān)于DFT，有些書(shū)上有詳細(xì)介紹，對(duì)照?qǐng)D片就好理解一點(diǎn)。

DFT工具Synopsys的DFT Compiler

2. 布局規(guī)劃(FloorPlan)

布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。

工具為Synopsys的Astro

3. CTS

Clock Tree Synthesis，時(shí)鐘樹(shù)綜合，簡(jiǎn)單點(diǎn)說(shuō)就是時(shí)鐘的布線。由于時(shí)鐘信號(hào)在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對(duì)稱(chēng)式的連到各個(gè)寄存器單元，從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。這也是為什么時(shí)鐘信號(hào)需要單獨(dú)布線的原因。

CTS工具，Synopsys的Physical Compiler

4. 布線(Place & Route)

這里的布線就是普通信號(hào)布線了，包括各種標(biāo)準(zhǔn)單元(基本邏輯門(mén)電路)之間的走線。比如我們平常聽(tīng)到的0.13um工藝，或者說(shuō)90nm工藝，實(shí)際上就是這里金屬布線可以達(dá)到的最小寬度，從微觀上看就是MOS管的溝道長(zhǎng)度。

工具Synopsys的Astro

5. 寄生參數(shù)提取

由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲，串?dāng)_和反射。這些效應(yīng)會(huì)產(chǎn)生信號(hào)完整性問(wèn)題，導(dǎo)致信號(hào)電壓波動(dòng)和變化，如果嚴(yán)重就會(huì)導(dǎo)致信號(hào)失真錯(cuò)誤。提取寄生參數(shù)進(jìn)行再次的分析驗(yàn)證，分析信號(hào)完整性問(wèn)題是非常重要的。

工具Synopsys的Star-RCXT

6. 版圖物理驗(yàn)證

對(duì)完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證，驗(yàn)證項(xiàng)目很多，如LVS(Layout Vs Schematic)驗(yàn)證，簡(jiǎn)單說(shuō)，就是版圖與邏輯綜合后的門(mén)級(jí)電路圖的對(duì)比驗(yàn)證;DRC(Design Rule Checking)：設(shè)計(jì)規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求， ERC(Electrical Rule Checking)：電氣規(guī)則檢查，檢查短路和開(kāi)路等電氣 規(guī)則違例;等等。

工具為Synopsys的Hercules

實(shí)際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM(可制造性設(shè)計(jì))問(wèn)題，在此不說(shuō)了。

物理版圖驗(yàn)證完成也就是整個(gè)芯片設(shè)計(jì)階段完成，下面的就是芯片制造了。物理版圖以GDS II的文件格式交給芯片代工廠(稱(chēng)為Foundry)在晶圓硅片上做出實(shí)際的電路，再進(jìn)行封裝和測(cè)試，就得到了我們實(shí)際看見(jiàn)的芯片。

以上就是小編這次想要和大家分享的有關(guān)芯片的內(nèi)容，希望大家對(duì)本次分享的內(nèi)容已經(jīng)具有一定的了解。如果您想要看不同類(lèi)別的文章，可以在網(wǎng)頁(yè)頂部選擇相應(yīng)的頻道哦。