基于FPGA數(shù)字信號處理器，如何實現(xiàn)AM調(diào)制？
今天，小編將在這篇文章中為大家?guī)砘?a href="/tags/FPGA" target="_blank">FPGA數(shù)字信號處理器設計AM調(diào)制的有關報道，通過閱讀這篇文章，大家可以對本文的設計具備清晰的認識，主要內(nèi)容如下。
一、AM調(diào)制的原理
由此可以看出，第一，AM波的頻譜與基帶信號的頻譜呈線性關系，只是將基帶信號的頻譜搬移到wc處，并沒有產(chǎn)生新的頻率成分，因此AM調(diào)制屬于線性調(diào)制；第二，AM信號波形的包絡與基帶信號m(t)成正比，所以AM信號的解調(diào)既可采用相干解調(diào)，也可采用非相干解調(diào)（包括檢波）。但為了使非相干解調(diào)時不發(fā)生失真，必須滿足：
否則，就會出現(xiàn)過調(diào)制現(xiàn)象，形成包絡失真。第三，AM的頻譜中含有載頻和上、下兩個邊帶，無論是上邊帶還是下邊帶，都含有原調(diào)制信號的完整信息，故已調(diào)波的帶寬為原基帶信號帶寬的兩倍。
AM信號的總功率包括載波功率和邊帶功率兩部分。只有邊帶功率才與調(diào)制信號有關。也就是說，載波分量不攜帶信息，所以，調(diào)制效率低是AM調(diào)制的最大缺點。
如果抑制載波分量的傳送，則可演變出另一種調(diào)制方式，即抑制載波雙邊的調(diào)制。AM調(diào)制的優(yōu)點是可用包絡檢波法解調(diào)，不需要本地同步載波信號，設備簡單。
波形特點：已調(diào)波包絡完全反應調(diào)制信號變化規(guī)律；
頻譜特點：
AM信號的頻譜SAM(ω)由載頻分量和上、下兩個邊帶組成;
上邊帶的頻譜結構與原調(diào)制信號的頻譜結構相同，下邊帶是上邊帶的鏡像;
帶寬：AM信號是帶有載波的雙邊帶信號，它的帶寬是基帶信號帶寬Bb的兩倍，即BAM=2Bb。
二、FPGA數(shù)字信號處理-AM調(diào)制的實現(xiàn)
為了加速設計 我們推薦一種更方便的設計輸入方式bd（block_design）。這種設計方式大概就是加價IP核 連連線。
創(chuàng)建一個DB
首先添加一個DDS核.然后開始配置它
這里有一個SFDR（動態(tài)范圍）
一般意義上1bit ≈ 6.02bit。具體計算過程大家可以百度。
輸出一個COS 不輸出相位
一個數(shù)據(jù)有效位 八個數(shù)據(jù)位。輸出頻率設置為1Mhz
然后添加一個乘法器IP。我們要將這個信號乘以調(diào)制深度。
注意符號位，DDS IP核輸出是有符號的。調(diào)制深度為無符號數(shù)，選擇0延時輸出即可
然后我們添加一個加法器IP用以添加增加直流分量。加法器IP為乘法器輸出加一個定值。按圖設置
這個首先需要指定B的類型和位寬然后輸入二進制的數(shù)據(jù)
接下來將以上的IP鏈接起來。并且添加對外的端口（快捷鍵Ctrl+T）。
然后生成HDLwrapper（這個單詞意思是包裝，但是我沒有能力恰當?shù)姆g索性就直接這樣稱呼）
接下來我們寫個testbench代碼測試下 ?？雌饋砦覀冎灰o一個時鐘信號，給一個調(diào)制深度就OK。這里就不貼代碼了。非常簡單的
這樣我們就完成了調(diào)制前的波形產(chǎn)生。
可以看到波形已經(jīng)產(chǎn)生。且均為有符號數(shù)。
接下來如法炮制。添加一個載波DDS 頻率設置為10M。添加一個乘法器IP。最終的BD圖如所示。
以看到輸出有20bit我們進行一個簡單的計算（1270*10+1270）*127 =325120
可以看到第20bit無用
所以我們選取[18:3]這16bit。作為輸出。
剛剛哪個testbench 改改還能用。最終效果如下。
以上便是小編此次想要和大家共同分享的內(nèi)容，如果你對本文內(nèi)容感到滿意，不妨持續(xù)關注我們網(wǎng)站喲。最后，十分感謝大家的閱讀，have a nice day！
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