在下述的內容中，小編將會對基于FPGA的多通道頻率檢測儀實現(xiàn)方案部分予以詳細，如果頻率檢測儀的設計是您想要了解的焦點之一，不妨和小編共同閱讀這篇文章哦。
注意哦，本文是僅是實現(xiàn)方案部分，設計部分請參閱《多通道頻率檢測儀如何設計？（上篇）》。
本設計選用的FPGA芯片是Xilinx公司的Virtex-4SX55,根據(jù)上篇文章中所示的結構，得到一種基于DFT多相濾波器組的信道化解決方案，其具體實現(xiàn)結構如圖4所示。
1、延時器的實現(xiàn)
延時器（Delay）是產生混響或回聲的效果器，在延時器內，從直播室機房的調音臺出來的音頻模擬信號進入延時器后，模擬信號首先進行A/D轉換，將模擬信號轉換為數(shù)字信號，經過編解碼后進入DsP模塊，在模塊內部自動調整延時量，主板的單片機模塊對該信號進行刪除延時、退出延時、重建延時等功能的實現(xiàn)，之后信號再經過D/A轉換器轉換，由數(shù)字信號轉為原模擬信號。
本延時器采用FPGA提供的專用存取模塊FIFO來實現(xiàn)32周期延時，其架構體系如圖5所示。在本設計中，級延遲器的輸出數(shù)據(jù)將作為下一個延遲器的輸入數(shù)據(jù)，就相當于級FIFO的數(shù)據(jù)按先進先出的順序依次向第二級FIFO壓入，相鄰兩級的將滿標志與讀使能信號進行握手協(xié)議，從而實現(xiàn)數(shù)據(jù)的延遲輸出。
2、系數(shù)存儲模塊
低通濾波器是容許低于截止頻率的信號通過， 但高于截止頻率的信號不能通過的電子濾波裝置。對于256階原型低通濾波器，可分成八組，每組32個，分別存儲到八個存儲器當中。存儲器可使用邏輯（LUT）實現(xiàn)，也可使用專用存儲模塊Block RAM來實現(xiàn)。FIFO中的目標數(shù)據(jù)和存儲器中系數(shù)做乘法運算時，兩者的對應關系如圖6所示（以7號存儲器為例）。
當8個數(shù)據(jù)存儲器的一個單元數(shù)據(jù)被讀出時，8個系數(shù)存儲器的0號地址單元的系數(shù)也將同時被讀出，然后分別作乘累加，作為y（0）輸出。同理，當8個數(shù)據(jù)存儲器的第二個數(shù)據(jù)被讀出時，8個系數(shù)存儲器的1號地址單元的系數(shù)也同時被讀出，然后分別作乘累加，的結果作為y（1）輸出，以此類推，得出全部y（2）~y（31）的輸出。將y（0）~y（31）作為FFT的輸入數(shù)據(jù)進行32點FFT運算。
3、FFT的實現(xiàn)
FFT是一種DFT的高效算法，稱為快速傅里葉變換。傅里葉變換是時域一頻域變換分析中最基本的方法之一。在數(shù)字處理領域應用的離散傅里葉變換是許多數(shù)字信號處理方法的基礎。
設計中的FFT變換可通過調用Xilinx的IP核來實現(xiàn)。FFT核的輸入輸出的引腳關系如圖7所示。
最后，小編誠心感謝大家的閱讀。你們的每一次閱讀，對小編來說都是莫大的鼓勵和鼓舞。最后的最后，祝大家有個精彩的一天。
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