今天，小編將在這篇文章中為大家?guī)砘谝莆?a href="/tags/寄存器" target="_blank">寄存器TDM的實現方式的有關報道，通過閱讀這篇文章，大家可以對它具備清晰的認識，主要內容如下。
一、基于移位寄存器TDM的實現方式
設計中兩片FPGA分割邊界的數據Sig1、Sig2、Sig3、Sig4……等一大波的信號被并行地加載到傳輸時鐘的上升沿上的移位寄存器中，并用相同的時鐘移出。在接收端的FPGA_B中，移位寄存器對傳輸時鐘上的輸入數據進行采樣，并與設計并行地提供數據。第一個采樣（在這種情況下為sig4）在移位寄存器輸出端從采樣時鐘邊緣可用，但是在該方案的一些版本中可能需要傳輸時鐘的額外邊緣，以便在數據被完全移位到目標寄存器之后鎖存數據。再次，發(fā)送和接收移位器需要啟動，然后保持同步。
這種類型的方案非常適合在FPGA間trace跡線上具有比平均傳輸時間更長的板，因為路徑中沒有額外的組合延遲，我們可以最大限度地利用傳輸時鐘周期。特別是，如果先前的采樣尚未被時鐘記錄到接收邏輯中，則不可將新數據采樣到記錄道上。在某些實驗室情況下，我們可能會很幸運，但在其他情況下，傳輸線的軌跡特性或連接中的輕微不連續(xù)性可能會使傳輸不可靠。因此，我們有傳輸時鐘速度的物理上限，如果我們達到了這個上限，那么進一步提高復用率的唯一方法就是降低整個系統(tǒng)的速度。這樣做之后，即使使用10:1或更高的多路復用器比率，我們也只需要以更低的時鐘速率原型。
二、移位寄存器原理
移位寄存器不僅能寄存數據，而且能在時鐘信號的作用下使其中的數據依次左移或右移。
四位移位寄存器的原理圖如下圖所示。FF0、FF1、FF2、FF3是四個邊沿觸發(fā)的D觸發(fā)器，每個觸發(fā)器的輸出端Q接到右邊一個觸發(fā)器的輸入端D。因為從時鐘信號CP的上升沿加到觸發(fā)器上開始到輸出端新狀態(tài)穩(wěn)定地建立起來有一段延遲時間，所以當時鐘信號同時加到四個觸發(fā)器上時，每個觸發(fā)器接收的都是左邊一個觸發(fā)器中原來的數據(FF0接收的輸入數據D1)。寄存器中的數據依次右移一位。
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