沒有合適的FPGA電源排序方案？看看大佬設(shè)計(jì)的！！

時(shí)間：2024-06-10 17:28:43

關(guān)鍵字： FPGA 電源電源排序

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[導(dǎo)讀]本文中，小編將對(duì)設(shè)計(jì)的FPGA電源排序方案予以介紹，如果你想對(duì)它的詳細(xì)情況有所認(rèn)識(shí)，或者想要增進(jìn)對(duì)它的了解程度，不妨請(qǐng)看以下內(nèi)容哦。

本文中，小編將對(duì)設(shè)計(jì)的FPGA 電源排序方案予以介紹，如果你想對(duì)它的詳細(xì)情況有所認(rèn)識(shí)，或者想要增進(jìn)對(duì)它的了解程度，不妨請(qǐng)看以下內(nèi)容哦。

一、電源排序引言

設(shè)計(jì)多個(gè)電源的挑戰(zhàn)隨著每個(gè)額外的電源軌而增加。設(shè)計(jì)人員必須考慮協(xié)調(diào)電源排序和時(shí)序、生成上電復(fù)位、監(jiān)控故障和適當(dāng)響應(yīng)以保護(hù)系統(tǒng)的動(dòng)態(tài)環(huán)境。經(jīng)驗(yàn)豐富的設(shè)計(jì)師認(rèn)識(shí)到，靈活性是成功駕馭項(xiàng)目從原型到生產(chǎn)的過(guò)程潮起潮落的關(guān)鍵。理想的解決方案可最大限度地減少開發(fā)過(guò)程中的硬件和軟件更改次數(shù)。

理想的多電源設(shè)計(jì)工具是自始至終駐留在設(shè)計(jì)中的單個(gè)IC，在產(chǎn)品的整個(gè)生命周期中無(wú)需更改布線。它自主監(jiān)控多個(gè)電源軌并對(duì)其進(jìn)行排序，與其他IC配合，無(wú)縫監(jiān)控系統(tǒng)中的許多電源穩(wěn)壓器，并提供故障和復(fù)位管理。設(shè)計(jì)人員可以使用功能強(qiáng)大的基于 PC 的軟件在連接到 I 時(shí)實(shí)時(shí)配置、可視化和調(diào)試系統(tǒng)行為2C總線。

二、設(shè)計(jì)的兩種FPGA電源排序方案，可供參考

方法一：模擬上電 / 斷電排序器

實(shí)施上電排序會(huì)比實(shí)施斷電排序更加容易。為了實(shí)現(xiàn)上電和斷電排序，人們推出了能夠相對(duì)于上電序列進(jìn)行斷電序列的逆轉(zhuǎn)（序列 1）乃至混合（序列 2）的簡(jiǎn)單模擬排序器。

在上電時(shí)，所有的標(biāo)記均保持在低電平，直到 EN 被拉至高電平為止。在 EN 被置為有效之后，每個(gè)標(biāo)記于一個(gè)內(nèi)部定時(shí)器計(jì)時(shí)結(jié)束后順序地變至漏極開路狀態(tài)（需要上拉電阻器）。斷電序列與上電序列相同，但次序正好相反。

在圖 4 中，兩個(gè)排序器級(jí)聯(lián)在一起以實(shí)現(xiàn) 6 個(gè)有序的電源軌。上電時(shí)，AND 門確保第二個(gè)排序器在其接收到一個(gè) EN 信號(hào)且 C 電源軌被觸發(fā)之前不被觸發(fā)。

斷電時(shí)，AND 門確保第二個(gè)排序器承受 EN 下降沿，而不考慮 C 輸出。 OR 門確保第一個(gè)排序器由 EN 上升沿來(lái)觸發(fā)。斷電時(shí)，OR 門確保第一個(gè)排序器不能承受 EN 下降沿，直到 D 電源軌下降為止。

如圖 5 所示，通過(guò)簡(jiǎn)單地在 FlagX 輸出和 PG 引腳之間增設(shè)幾個(gè) AND 門，就能給圖 4 中的電路添加受監(jiān)視的排序功能。

方法二：具有 PMBus 接口的數(shù)字系統(tǒng)健康狀況監(jiān)視器

如果系統(tǒng)需要最大的靈活性，那么可兼容 PMBus/I2C 標(biāo)準(zhǔn)的數(shù)字系統(tǒng)健康狀況監(jiān)視器（比如：UCD90120A）是一種不錯(cuò)的解決方案。

數(shù)字系統(tǒng)健康狀況監(jiān)視器配有一個(gè)圖形用戶界面 (GUI)，其可用于設(shè)置上電和斷電排序以及其他的系統(tǒng)參數(shù)（圖6）。另外，有些數(shù)字系統(tǒng)健康狀況監(jiān)視器還具有非易失性誤差和峰值記錄功能，可在發(fā)生欠壓事件的場(chǎng)合中幫助完成系統(tǒng)故障分析。