高速 SerDes 應(yīng)用中的信號完整性實用指南，第 1 部分

時間：2024-11-17 18:14:32

關(guān)鍵字：信號完整性高速數(shù)字電路

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[導(dǎo)讀]信號完整性是許多設(shè)計人員在高速數(shù)字電路設(shè)計中處理的主要主題之一。當信號通過封裝結(jié)構(gòu)、PCB 走線、通孔、柔性電纜和連接器等互連件在從發(fā)送器到接收器的路徑上傳播時，它會導(dǎo)致數(shù)字信號波形的質(zhì)量下降和時序錯誤。

信號完整性是許多設(shè)計人員在高速數(shù)字電路設(shè)計中處理的主要主題之一。當信號通過封裝結(jié)構(gòu)、PCB 走線、通孔、柔性電纜和連接器等互連件在從發(fā)送器到接收器的路徑上傳播時，它會導(dǎo)致數(shù)字信號波形的質(zhì)量下降和時序錯誤。

當今的高速總線設(shè)計，例如LpDDR4x、USB 3.2 Gen1/2 (5 Gbps/10 Gbps)、USB 3.2×2 (2×10 Gbps)、PCIe和即將推出的USB 4.0 (2×20 Gbps) 都各自通信通過串行器/解串器 (SerDes) 通道傳輸數(shù)據(jù)，該通道采用差分信號來增強信號完整性。盡管如此，當高頻數(shù)據(jù)在發(fā)射器和接收器之間流動時，它們?nèi)匀粫?jīng)歷顯著的信號衰減。本系列概述了信號完整性的基本概念，并介紹了高速數(shù)據(jù)系統(tǒng)中發(fā)生的現(xiàn)象背后的關(guān)鍵原理，包括趨膚效應(yīng)、阻抗匹配、特性阻抗和反射。

隨著移動應(yīng)用遷移到 5G 服務(wù)，手機和支持它們的基礎(chǔ)設(shè)施設(shè)備都需要支持更高的數(shù)據(jù)速率，在許多情況下可達每秒數(shù)千兆位 (Gbps)。反過來，IC 制造商必須使用先進的亞微米工藝(10nm 至 7nm 甚至 5nm)，使其芯片能夠支持更高的數(shù)據(jù)速率和更高的集成度。在每個連續(xù)的工藝節(jié)點，特征尺寸減小，F(xiàn) t增加(即IC 上器件的最大頻率)。與此同時，納米級晶體管的精密結(jié)構(gòu)迫使 IC 制造商轉(zhuǎn)向更低的工作核心電壓(即 0.9V、0.8V、0.56V 甚至可能更低)并優(yōu)化功耗。

雖然當今的 IC 可以在更高的頻率和更低的電源電壓下運行，但它們會受到多種現(xiàn)象的影響，使傳輸和接收高速數(shù)據(jù)流變得越來越具有挑戰(zhàn)性。降低的工作電壓縮小了檢測“1”和“0”的上限和下限閾值之間的空間，而更高的頻率縮短了可以接收給定數(shù)據(jù)位的時隙(即“數(shù)據(jù)有效窗口”)。由電壓和時間限定的空間(在該空間內(nèi)接收到的數(shù)據(jù)位可以被認為是有效的)被稱為“數(shù)據(jù)眼”。

考慮到這一點，很容易看出更高的頻率和更低的電壓如何導(dǎo)致更小的數(shù)據(jù)眼，從而增加接收器誤讀輸入位的機會。這會增加流的誤碼率 (BER)，在大多數(shù)應(yīng)用中，這需要重新傳輸檢測到錯誤位的數(shù)據(jù)包。重傳事件會導(dǎo)致兩個問題。首先，如果它們太頻繁，就會顯著降低通道的可用容量。此外，重傳事件會導(dǎo)致設(shè)備的控制器保持活動模式的時間超過必要的時間。雖然這對于主電源供電的設(shè)備來說并不是一個嚴重的問題，但重新傳輸導(dǎo)致的準時時間增加可能會導(dǎo)致功耗顯著升高，對于手機、平板電腦和其他移動設(shè)備來說，這會減少其運行時間。

圖 1較高的頻率和較低的電壓會導(dǎo)致較小的數(shù)據(jù)眼。

使用高速 SerDes 數(shù)據(jù)通道給產(chǎn)品設(shè)計流程帶來了必須克服的多項挑戰(zhàn)，包括信號衰減、反射、阻抗匹配和抖動。下一節(jié)將探討為什么這些信號衰減使接收器難以正確解釋信息，從而增加了數(shù)據(jù)錯誤的機會。

數(shù)據(jù)流中的時鐘采樣

在接收器處，數(shù)據(jù)在參考時鐘的邊沿進行采樣。眼圖開度越大，就越容易將采樣 CLK 的邊緣放置在接收位的中間進行采樣，此時采樣最有可能有效。如果數(shù)據(jù)流具有任何幅度衰減或抖動，或者包含由于反射而產(chǎn)生的任何偽影，則會減小眼圖的高度和/或?qū)挾?。這種“封閉”有效地使數(shù)據(jù)有效窗口和有效位時間變得更窄，從而增加了接收端出錯的幾率。

圖2眼圖開度越大，越容易將采樣CLK的邊沿放在接收位的中間進行采樣。

考慮到這一點，讓我們考慮如何將 SerDes 通道元件(例如 PCB 走線、布線和互連)的高頻行為視為傳輸線。正如您很快就會看到的，這種類型的分析可以非常清晰地描述智能手機或平板電腦等系統(tǒng)中發(fā)生的傳輸損耗。

高頻和傳輸線效應(yīng)

根據(jù)經(jīng)驗，如果信號的波長遠大于導(dǎo)線或 PCB 跡線的長度，并且通道 PCB 跡線和互連的電阻不依賴于頻率，則工程師會認為該信號是“低頻”信號。在這些條件下，信號與其通道之間的相互作用所產(chǎn)生的傳輸線效應(yīng)可以忽略不計。

相反，當信號波長遠小于電線/PCB 走線長度時，設(shè)計被視為“高頻”。在這種情況下，需要控制所有跡線的物理屬性和互連尺寸，以便生產(chǎn)具有適合當前應(yīng)用的一組電氣特性的傳輸線。公式 1 描述了波長和頻率之間的關(guān)系，作為傳輸線傳播速度的函數(shù)。

公式1

當走線長度開始接近或超過信號最高頻率波長的 1/10 時，設(shè)計人員需要開始將互連視為傳輸線。此時，了解通道行為的唯一方法是使用集總元件對跡線進行建模，并考慮通道內(nèi)所有與頻率相關(guān)的元件。這包括寄生電容和電感及其對信號衰減的影響。

決定互連應(yīng)被視為傳輸線的頻率的另一種方法是考慮信號的上升時間 (t r )。此外，多 Gbps SerDes 信號的波長足夠短，以至于使用大多數(shù)當前亞納米工藝節(jié)點制造的設(shè)備中的互連跡線開始接近前面討論的 1/10 λ 標準，并且具有極其急劇的上升和下降次。在這些條件下，通道或互連必須被視為傳輸線。當 SerDes 信號通過通道時，其帶寬和傳播特性由信號的上升時間決定。

公式2

傳播速度

由于信號是電磁波，因此它們的傳播速度很大程度上取決于其周圍材料的介電常數(shù)。傳播速度的公式為：

公式3

自由空間(介電常數(shù)為 1)中無損傳輸?shù)牟ㄋ偌s為 3 × 108 m/s，如公式 3 所示，它將隨著介電常數(shù)的變化而變化。因此，介電常數(shù)為 4 的傳輸線會將信號的傳播速度減半，達到約 1.5 × 108m/s。

波在自由空間與 PCB 中傳播的速度之間的差異將導(dǎo)致兩個信號之間存在延遲，通常稱為傳播延遲 (T d )。如公式 4 所示，T d的值取決于兩種介質(zhì)的介電值以及信號必須傳播的距離：

T d = 行駛距離/ V p(螺旋速度) 公式 4

現(xiàn)在，當一個信號 (CLK) 在 PCB 的外層傳播，而另一個信號(數(shù)據(jù))在 PCB 的內(nèi)層之一傳播時，會發(fā)生什么情況? CLK 信號通道的一側(cè)是自由空間，另一側(cè)是 PCB 電介質(zhì)，而數(shù)據(jù)信號的兩側(cè)則被 PCB 介電常數(shù)包圍。這有多大區(qū)別?

在許多應(yīng)用中，高頻信號必須通過互連件或柔性電纜以及我們討論過的 PCB 走線傳輸。這兩個元件具有與 PCB 走線不同的阻抗和介電值，這會導(dǎo)致幅度和時序的偏差。這些效應(yīng)以及由信號速度降低、串擾或介電材料吸收的任何能量引起的任何額外損耗將在時序和幅度上產(chǎn)生隨機偏差，通常稱為抖動。

圖 3由信號速度降低、串擾或介電材料吸收的任何能量引起的任何額外損耗都會產(chǎn)生抖動。

在這里，設(shè)計人員必須使用傳輸線理論來匹配兩個信號的飛行時間。由于在 PCB 內(nèi)層傳輸?shù)臄?shù)據(jù)信號傳播速度會較慢，因此我們必須縮短數(shù)據(jù)通道的長度以匹配 CLK 信號的傳輸時間。

趨膚效應(yīng)

如果我們觀察給定導(dǎo)體的一部分(指定為 C1)，同時電流 I(t) 通過它，安培定律表明將會產(chǎn)生磁通量，并且磁通量與流過導(dǎo)體的電流成正比。

如果我們只考慮單個導(dǎo)體，附近沒有任何其他導(dǎo)體，則磁通線 (B1) 將在導(dǎo)體 C1 中沿與場 B1 相反的方向產(chǎn)生循環(huán)渦流。

圖 4該圖顯示了趨膚效應(yīng)引起的電流重新分布。

如果電流極性交替，渦流將產(chǎn)生與電流反轉(zhuǎn)相反的方向，從而增加導(dǎo)體的交流阻抗。這種效應(yīng)在導(dǎo)體的核心處最為明顯，從而將大部分電流驅(qū)動到其表面，從而產(chǎn)生所謂的趨膚效應(yīng)。隨著頻率增加，集膚效應(yīng)將電流限制在導(dǎo)體厚度的較小部分，從而增加其有效電阻和相應(yīng)的損耗。這種行為的影響可以使用公式 5 計算。