基于XILINX FPGA的硬件設(shè)計總結(jié)之PCIE硬件設(shè)計避坑

隨著FPGA的不斷發(fā)展，F(xiàn)PGA本身自帶的PCIE硬核的數(shù)量越來越多，本文以ZU11EG為例介紹，如何進行對應(yīng)的硬件引腳分配。

        設(shè)計目標：ZU11EG   FFVC1760封裝，掛載4組NVME,接口為PCIE X4  ,

         先我們先對ZU11EG的資源進行分析，在UG1075中我們可以清楚的看到其包含4個PCIE塊，分別位于X0Y2,X0Y3,XIY1,XIY0.

在文檔PG213上我們可以看到如下：

總結(jié)上文：在硬件設(shè)計引腳分配的時候我們需要知道：

1、一個GT Quad由四個GT車道組成。為PCIe IP選擇GT Quads時，Xilinx®建議您在最靠近PCIe硬塊的地方使用GT Quad。雖然這不是必要時，它將改善設(shè)計的位置，路線和時間。

2、需要注意PCIE lane 0的位置

3.根據(jù)些表格，這些表格根據(jù)以下內(nèi)容確定哪些GT庫可供選擇：IP自定義期間選擇的PCIe塊位置。

那如何驗證自己的分配結(jié)果呢？最終在實際使用的時候我們會應(yīng)用到相關(guān)的IP核，最簡單也是最靠譜的方法，是采用vivado新建工程，生成PCIE的IP核進行驗證，如下圖所示，可以清楚的知道對應(yīng)的那些可用。

在FPGA硬件設(shè)計中，引腳分配是最重要的一步，也是最關(guān)鍵的一步。