數(shù)據(jù)轉換器的主要作用要么是由定期的時間采樣產(chǎn)生模擬波形，要么是由一個模擬信號產(chǎn)生一系列定期的時間采樣。因此，采樣時鐘的穩(wěn)定性十分重要，從數(shù)據(jù)轉換器的角度來看，這種不穩(wěn)定性（亦即隨機的時鐘抖動），會在模數(shù)轉換器何時對輸入信號進行采樣方面產(chǎn)生不確定性，在高速系統(tǒng)中，時鐘或振蕩器波形的時序誤差會限制一個數(shù)字I/O接口的最大速率，不僅如此，它還會增大通信鏈路的誤碼率，甚至限制A/D轉換器（ADC）的動態(tài)范圍，數(shù)據(jù)轉換器要想獲得最佳性能，恰當?shù)剡x擇采樣編碼時鐘是極為重要的。
ADC電路
近年來，國外對高速A/D轉換器的研究最為活躍，并在基本的Flash結構上出現(xiàn)了一些改進結構[2]，如分區(qū)式分級（Subranging）電路結構（如half-flash結構、Pipelined、Multistage結構、Multistep結構）。實際上，他們是由多個Flash電路結構與其他功能電路采用不同形式的組合而成的電路結構，這種結構可彌補基本Flash電路結構的缺陷，是實現(xiàn)高速、高分辨率A/D轉換器的優(yōu)良電路設計技術，這種結構在逐步取代歷史悠久的SAR和積分型結構，另外還有一類每級一位（bit-per-stage）電路結構，在它的基礎上進一步改進，就得到一種稱為Folding（折疊式）的電路結構（又稱為Mag Amps結構）這是一種Gray碼串行輸出結構，這些電路設計技術為高速、高分辨率，高性能A/D轉換器的發(fā)展起到了積極的推動作用。
另外，在高分辨率A/D轉換器電路設計技術中，Σ-Δ電路結構是目前很流行的一種電路設計技術，這種電路結構不僅在高分辨低速或中速A/D轉換器方面將逐步取代SAR和積分型電路結構，而且這種結構同流水線結構相結合，有望實現(xiàn)更高分辨率、和更高速的A/D轉換器。
時鐘占空比穩(wěn)定電路
隨著新時期武器裝備中電子系統(tǒng)功能的不斷擴大及性能的不斷提高，電子系統(tǒng)的復雜程度也不斷增加，為了保證電子系統(tǒng)的數(shù)據(jù)采樣、控制反饋和數(shù)字處理的能力和性能，現(xiàn)代軍用電子系統(tǒng)對A/D轉換器的要求也越來越高，尤其是軍事數(shù)據(jù)通訊系統(tǒng)，數(shù)據(jù)采集系統(tǒng)，對高速、高分辨率A/D轉換器的需求在不斷增加，時鐘占空比穩(wěn)定電路作為高速、高精度A/D轉換器的核心單元，對轉換器的信噪比（SNR）和有效位（ENOB）等性能起至關重要的作用，因此要保證高速、高精度A/D轉換器的性能，必須首先保證采樣編碼時鐘具有合適的占空比和很小的抖動，因此，開展時鐘占空比穩(wěn)定電路的研究十分需要。
由于時鐘占空比穩(wěn)定電路是高速、高精度A/D轉換器的核心單元，而單獨的時鐘占空比穩(wěn)定電路產(chǎn)品幾乎沒有，只有在高速、高精度A/D轉換器中才有報道，ADI公司產(chǎn)品與其他公司產(chǎn)品相比之所以能提高采樣性能，主要得益于對DCS（duty cycle stabilizer）電路的改進，DCS電路負擔著減小時鐘信號抖動的作用，而采樣時序就取決于時鐘信號，各家公司過去的DCS電路只能將抖動控制在0.25ps左右，而高性能新產(chǎn)品AD9446和LTC2208則可將抖動降低到50fs左右，通常降低抖動就能夠改善SNR，從而提高有效分辨率（ENOB：有效比特數(shù)），并在達到16比特量子化位數(shù)的同時，能實現(xiàn)100Msps以上的采樣速率，如果不控制抖動就提高采樣速率，則會降低ENOB，且無法獲得希望的分辨率，也無法提高量子化位數(shù)，DCS電路隨著高性能A/D轉換器的發(fā)展，可向更高速度，更小抖動和穩(wěn)定方向發(fā)展，表1所列為國外A/D轉換器中時鐘占空比穩(wěn)定電路的主要技術和參數(shù)指標。
事實上，至今為止，AD公司的60fs的抖動已經(jīng)是最小的了，現(xiàn)在孔徑抖動一般控制在1個ps左右，高于這個數(shù)甚至高達幾十個ps的抖動實際上已經(jīng)沒有多大的意義了。
 |
|---|
時鐘穩(wěn)定電路的實現(xiàn)方法
從目前國內外研究的情況看，用于穩(wěn)定高速ADC的時鐘電路主要是鎖相環(huán)路（Phase-locked loop，PLL）。鎖相系統(tǒng)在本質上講是一個閉環(huán)相位控制系統(tǒng)，簡單得講，它是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統(tǒng)進入鎖定狀態(tài)（或同步狀態(tài)）后，振蕩器輸出信號與輸入信號之間的相差為零或保持常數(shù)，由于鎖相環(huán)路具有許多優(yōu)良特性，故可廣泛用于高性能處理器的時鐘產(chǎn)生以及分布、系統(tǒng)的頻率合成與變換、自動頻率調諧跟蹤、數(shù)字通信中的位同步提取、鎖相、鎖相倍頻與分頻等。
本文提出了一種延遲鎖相環(huán)（Delay -locked loop DLL）的設計方案，事實上，PLL主要是利用其中的鑒相器和濾波器監(jiān)測反饋時鐘信號與輸入時鐘信號，然后用產(chǎn)生的電壓差控制壓控振蕩器，從而產(chǎn)生一個近似于輸入時鐘的信號，最終達到鎖頻之目的，DLL的作用就是在輸入時鐘和反饋時鐘之間插入延時脈沖，直到這兩個時鐘上升沿對齊，并達到同步，當輸入時鐘脈沖沿和反饋脈沖沿對齊后，片上延時鎖相環(huán)DLL才能都被鎖定。鎖定時鐘后，電路不再調整，兩個時鐘也沒有什么差別，這樣，片上延時鎖相環(huán)就用DLL輸出時鐘補償了時鐘分配網(wǎng)絡造成的時間延遲，從而有效地改善了時鐘源和負載之間的時間延遲。首先，延遲線與振蕩器相比，受噪聲較小，這是因為波形中被損壞的過零點在延遲線的末端就消失了，而在振蕩器電路中又會再循環(huán)，因而會產(chǎn)生更多的損壞，其次，DLL中控制電壓的變化內迅速改變延遲時間，也就是說，傳輸函數(shù)簡單地等于VCDL的增益KBCDL，總之，PLL中用到的振蕩器存在著不穩(wěn)定性和相位偏移的積累，因而在補償時鐘分別在網(wǎng)絡造成時間延遲時，往往會降低PLL的性能，因此，DLL的穩(wěn)定性和穩(wěn)定速度等問題比PLL要好。
 |
|---|
◇ 總體電路結構設計
該時鐘占空比穩(wěn)定電路的總體結構如圖1中的虛框所示，它由輸入緩沖放大器A，開關K1、K2和延遲鎖相環(huán)（DLL）組成。
當采樣時鐘頻率低于DLL的工作下限時，開關K1、K2向上閉合，DLL被旁路；當開關K1、K2向下閉合時，DLL開始作用，并調節(jié)輸入時鐘信號相位，以使輸入時鐘的占空比接近50%，抖動小于0.5ps。
◇ 延遲鎖相環(huán)（DLL）
延遲鎖相環(huán)（Delay-locked loop，DLL）的結構與普通鎖相環(huán)（Phase-locked loop，PLL）相似，它只是用電壓控制延遲線（VCDL，Voltage Control Delay Line）代替了壓控振蕩器。其結構框圖如圖2所示，一個普通的DLL包括4個主要模塊：鑒相器、電荷泵電路、環(huán)路濾波器及VCDL。其中壓控延遲線是由一系列電壓控制的延遲可變電源串聯(lián)而成的開路鏈，其輸出信號是輸入信號的延遲ntd。把壓控延遲線的輸入和輸出送入鑒相器中進行比較，通過鎖相環(huán)路使兩者之相差鎖定在一個周期（同相比較）或者半個周期（倒相比較），則每個延遲單元的延遲時間即為T/n或T/2n，其中n為延遲的級數(shù)。
 |
|---|
DLL中的鑒相器的作用是鑒別相位誤差并調節(jié)電荷泵的誤差，以此來控制壓振蕩器的輸出頻率，常見的鑒相特性有余弦型、鋸齒型與三角型，鑒相器可以分為模擬鑒相器和數(shù)字鑒相器兩種，其主要指標有：
（1）鑒相特性曲線。也就是鑒相器的輸出電壓隨輸入信號相位差的變化曲線，該特性要求其為線性且線性范圍要大。
（2）鑒相靈敏度。即單位相位差產(chǎn)生的輸出電壓，單位為v/raJ。理想鑒相器的鑒相靈敏度應與輸入信號的幅度無關，鑒相特性為非線性時，一般將其定義為Pt=0點上的靈敏度。
（3）鑒相范圍，也就是輸出電壓隨相位差單調變化的相位范圍。
（4）鑒相器的工作頻率。
DLL中的電荷泵實際上是一個電荷開關，它可讓相位的差異和超前滯后轉化為電流，然后通過一階電容的積分作用再轉化成控制電壓，然后用這個反饋控制電壓來控制延遲時間，以使之達到所需要的相位延遲。
該DLL有兩個作用：一是檢測占空比；二是檢測時鐘抖動，由于延遲鎖相是50%的時鐘周期，因此當鑒相器（PDF）檢測到占空比大于50%時，電荷泵（CP）往上使占空比降低，反之則往下使占空比上升。
下載文檔
