基于FPGA的航空總線協(xié)議接口設(shè)計

時間：2009-06-18 10:21:08

關(guān)鍵字： FPGA 總線協(xié)議接口設(shè)計協(xié)議接口

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[導(dǎo)讀]MIL-STD-1553B是一種應(yīng)用廣泛的航空總線協(xié)議，針對總線協(xié)議控制器基本依賴于進(jìn)口專用器件現(xiàn)狀，提出了以Xilinx公司Virtex-II Pro FPGA為核心實現(xiàn)航空總線協(xié)議接口的系統(tǒng)設(shè)計方案。采用SoPC技術(shù)，將PowerPC 405硬核處理器與總線接口邏輯集成在一片F(xiàn)PGA上，從而使系統(tǒng)集成度高、擴(kuò)展性強(qiáng)。通過測試表明，系統(tǒng)工作穩(wěn)定可靠．滿足1553B總線協(xié)議標(biāo)準(zhǔn)。

1 引言
數(shù)據(jù)總線是飛機(jī)航電系統(tǒng)中首先運(yùn)用的數(shù)字電子設(shè)備之一，其典型代表是飛機(jī)內(nèi)部時分制指令／響應(yīng)式多路傳輸數(shù)據(jù)總線MIL-STD-1553B(簡稱1553B)。它利用一條屏蔽的雙絞線進(jìn)行帶有時鐘信息的數(shù)據(jù)傳輸。高可靠性1553B已成為我國航空航天領(lǐng)域廣泛采用的軍用總線標(biāo)準(zhǔn)。由于1553B總線協(xié)議控制器基本依賴于進(jìn)口的專用器件，價格昂貴，還受到限制，并且這些器件需要外圍的硬件電路配合工作，如果完成整個總線接口板的設(shè)計，還需要單獨(dú)的MCU，集成度不高，這樣就在某種程度上限制了設(shè)計能力。隨著嵌入式技術(shù)的發(fā)展，可編程片上系統(tǒng)設(shè)計SoPC技術(shù)已廣泛應(yīng)用于諸多領(lǐng)域。這里采用SoPC技術(shù)，以Virtex-II Pro FPGA為核心，實現(xiàn)1553B航空總線傳輸協(xié)議的接口邏輯設(shè)計。

2 1553B航空總線傳輸協(xié)議標(biāo)準(zhǔn)
目前廣泛采用的1553B標(biāo)準(zhǔn)是根據(jù)1973年軍標(biāo)1553原版基礎(chǔ)上發(fā)展。1553B是一種集中控制式、飛機(jī)內(nèi)部時分指令／響應(yīng)型多路串行數(shù)據(jù)總線標(biāo)準(zhǔn)。具有高可靠性和靈活性。已經(jīng)成為現(xiàn)代航空機(jī)載系統(tǒng)設(shè)備互聯(lián)的關(guān)鍵技術(shù)。廣泛應(yīng)用于飛機(jī)、艦船等武器平臺。1553B數(shù)據(jù)總線的傳輸速率為1Mb／s，協(xié)議規(guī)定3種字：命令字、數(shù)據(jù)字和狀態(tài)字。字的長度為20 bit，且由同步頭(3 bit)消息塊(16 bit)和奇偶位(1 bit)3部分組成。信息量最大長度為32?？偩€系統(tǒng)由一個總線控制器(BC)與不多于31個的遠(yuǎn)程終端(RT)組成，有時系統(tǒng)中還可加入總線監(jiān)控器(MT)。總線上傳輸?shù)男畔⒏袷街饕蠦C到RT，RT到BC，RT到RT，以及廣播方式和系統(tǒng)控制方式。

3 系統(tǒng)設(shè)計
該系統(tǒng)采用Xilinx公司的Virtex-II Pm XC2VP30 FPGA為核心，該器件內(nèi)部帶有2個PowerPC 405處理器核?？偩€接口協(xié)議實現(xiàn)是基于Xilinx Virtex-II Pro開發(fā)系統(tǒng)平臺，Virtex-II Pro開發(fā)平臺是整個系統(tǒng)的核心。這樣可以快速搭建1553B總線實現(xiàn)平臺。系統(tǒng)的硬件平臺主要由Vinex-II Pro開發(fā)板、總線轉(zhuǎn)換器、總線終端設(shè)備和主控計算機(jī)構(gòu)成，系統(tǒng)結(jié)構(gòu)如圖1所示。

    在系統(tǒng)開發(fā)中，為了提高開發(fā)效率，同時系統(tǒng)主要驗證的就是1553B總線協(xié)議模塊，因此可充分利用Xilinx公司的Virtex-II Pro開發(fā)板。開發(fā)板上具有豐富的資源，主要包括：XC2VP30器件、SDRAM (可擴(kuò)展到2 GB)、高速SelectMAPFPGA配置PROM、RS232串口、嵌入平臺的USB配置端口、高速系統(tǒng)擴(kuò)展接口(與FPGA的I／O引腳相連)并可選擇差分或單端模式、PS2接口、AC97音頻接口、板上10／100 M以太網(wǎng)設(shè)備等等。這些豐富的板上資源為1553B總線協(xié)議邏輯的開發(fā)提供支持。
    1553B總線協(xié)議開發(fā)主要在FPGA器件中開發(fā)，因此FPGA本身性能的好壞將影響系統(tǒng)的開發(fā)。XC2VP30內(nèi)部具有2個PowerPC 405處理器核、13 969個Slices、分布式RAM為428 KB、136個乘法器單元、塊RAM為2 448 KB、8個DCM、8個多吉比特收發(fā)器。因此，選用XC2VP30FPGA完全滿足1553B總線邏輯開發(fā)需求。
    該系統(tǒng)設(shè)計采用Virtex-II Pro系列XC12VP30型FPGA，而FPGA的配置則是硬件設(shè)計中很關(guān)鍵的問題。FPGA配置是對其內(nèi)容進(jìn)行編程。采用SRAM工藝的FPGA，每次上電后都需重新配置。XC2VP30通過模式引腳選擇配置模式，其中M2、M1和M0是專用引腳，HSWAP_EN和配置模式引腳相組合，決定I/O引腳在配置過程中是否具有上拉功能。默認(rèn)情況下，HSWAP_EN置為高電平，此時在配置過程中關(guān)閉I/O引腳的上拉功能；當(dāng)其置為低電平時，I/O引腳具有上拉功能。當(dāng)選擇某些配置模式時，CCLK可作為FPGA的信號輸出引腳，也可作為外部時鐘的輸入信號，這些引腳不受VCCO的影響，而是采用2．5 V的輔助電源(VCCAUX)。
    圖2給出的是FPGA配置引腳連接電路圖。XC2VP30支持5種配置模式，分別是Slave-serial模式、Master-serial模式、Slave SelectMAP模式、MasterSelectMAP模式和Boundary-Scan (IEEE 1532/IEEE 1149)模式。通過調(diào)整配置引腳MO、M1、M2調(diào)整配置模式。該系統(tǒng)設(shè)計只提供兩種配置模式，在XC2VP30的配置電路中將M0引腳拉為高電平，這樣只能選擇MasterSelectMAP模式和Boundary-Scan模式(即邊界掃描模式)。Master SelectMAP模式是SelectMAP模式的主版本模式，在由XC2VP30所提供的CCLK信號的作用下，器件通過字節(jié)寬度數(shù)據(jù)總線即配置器件XCF32P的[D7：D0]，除了CCLK是由FPGA提供之外，配置時序與Slave SelectMAP模式相似。在邊界掃描模式下，XC2VP30通過專用配置引腳CCLK，DONE，PROG_B，TDI，TDO，MS，TCK按照IEEE 1149.1標(biāo)準(zhǔn)進(jìn)行配置。

4 1553B航空總線協(xié)議接口的SoPC設(shè)計
    SoPC的開發(fā)設(shè)計與傳統(tǒng)嵌入式系統(tǒng)設(shè)計不同，分為硬件開發(fā)和軟件開發(fā)。系統(tǒng)設(shè)計思想是充分利用FPGA片上資源，以PPC405處理器硬核為核心，1553B接口邏輯為主要設(shè)計內(nèi)容的SoPC系統(tǒng)，在FPGA內(nèi)部實現(xiàn)系統(tǒng)的總線架構(gòu)、外設(shè)接口、編碼／解碼、消息處理模塊等系統(tǒng)部件和功能，各功能部件在FPGA的內(nèi)部都是通過IP核的形式連接在一起的。Xilinx為了用戶能夠?qū)⒆孕芯帉懙倪壿嫹奖氵B接到OPB總線上，提供總線與用戶邏輯之間的接口，即IPIF(IP Interface，IP接口)，利用IPIF便可解決總線接口信號，總線協(xié)議以及其他接口問題。
4．1 曼徹斯特編碼，解碼模塊
    曼徹斯特碼編碼／解碼是1553B總線接口重要組成部分，曼徹斯特碼編解碼模塊設(shè)計將直接影響總線接口的性能。系統(tǒng)編碼模塊完成曼徹斯特碼的編解碼，并檢測錯誤。它能夠接收具有有效同步字頭的曼徹斯特碼，并對其譯碼，識別類型和串并轉(zhuǎn)換、奇偶校驗等；編碼模塊能將處理器輸出的并行二進(jìn)制數(shù)據(jù)進(jìn)行曼徹斯特碼編碼，再加上同步字頭及奇偶位，從而輸出滿足符合1553B標(biāo)準(zhǔn)的字。
    曼徹斯特碼是一種廣泛應(yīng)用于航空電子綜合系統(tǒng)中的總線數(shù)據(jù)傳輸?shù)碾p極性碼。它在每個碼位中點(diǎn)存在一個跳變，1信號是一個由1到0的負(fù)跳沿，而0信號是由0到1的正跳沿。在MIL-STD-1553B協(xié)議中其數(shù)據(jù)格式如圖3所示。

    系統(tǒng)的編碼，解碼模塊設(shè)計采用同步方式，這樣，所有的觸發(fā)器都南一個公共時鐘信號實現(xiàn)同步。因此，可以很好解決毛刺和一些競爭與冒險。
    編碼模塊主要分為檢測編碼周期是否開始并產(chǎn)生同步字頭、串并轉(zhuǎn)換并產(chǎn)生奇偶校驗位、對數(shù)據(jù)和奇偶校驗位進(jìn)行編碼。
    下面給出部分編碼模塊的源代碼：

解碼模塊也可分為同步字頭檢測、數(shù)據(jù)解碼、串并轉(zhuǎn)換與奇偶校驗3部分。這個過程與編碼模塊相類似。
4．2 消息處理模塊
消息處理模塊主要是接收來自PC機(jī)的命令，并且將其運(yùn)行結(jié)果上傳至PC機(jī)。為了能夠快速開發(fā)系統(tǒng)，采用EDK自帶的串口控制器IP Core。由于在Virtex-II Pro開發(fā)板上已設(shè)計與PC機(jī)相連的RS-232串口，并且配有標(biāo)準(zhǔn)的DB-9接口，因此只需通過IP Core 16450-UART控制器接收和發(fā)送數(shù)據(jù)即可實現(xiàn)系統(tǒng)與PC機(jī)的消息處理功能。

5 實驗結(jié)果
通過發(fā)送已知數(shù)據(jù)和示波器觀察實際接收到的數(shù)據(jù)波形，進(jìn)行系統(tǒng)測試。測試中，輸入的十六進(jìn)制數(shù)據(jù)為1234H，通過Tektronix公司的TDS3032B型示波器測試輸出數(shù)據(jù)，圖4是測得的系統(tǒng)輸出的數(shù)據(jù)波形，其中，波形前3位表示同步字頭，先負(fù)后正，表示發(fā)送的是數(shù)據(jù)字，正負(fù)電平各占1．5μs，中間的16位曼徹斯特碼恰好等于發(fā)送的1234H，而最后1位數(shù)據(jù)為奇偶位。因此測試結(jié)果證明：該系統(tǒng)設(shè)計能夠正確接收和發(fā)送符合1553B總線接口協(xié)議的數(shù)據(jù)，且工作穩(wěn)定可靠。

6 結(jié)語
采用基于SoPC的設(shè)計方法，完成了MIL-STD-1553B航空總線接口邏輯的開發(fā)，并利用儀器測試系統(tǒng)。將該系統(tǒng)設(shè)計的總線協(xié)議接口邏輯固化到FPGA中?？扇〈鷩膺M(jìn)口的專用1553B總線控制器器件，從而擺脫長期依賴于國外進(jìn)口器件的束縛，具有良好的軍事和經(jīng)濟(jì)效益。該系統(tǒng)的創(chuàng)新之處是采用先進(jìn)的SoPC技術(shù)開發(fā)FPGA，全面實現(xiàn)1553B總線接口邏輯，系統(tǒng)具有配置靈活，易于擴(kuò)展等特點(diǎn)。