基于DP標準發(fā)射端擴頻時鐘發(fā)生器電路設計

 引言 
    DP(DisplayPort)接口標準旨在尋求代替計算機的數字視頻接口DVI、LCD顯示器的低壓差分信號LVDS(Low Voltage Differential Signal)，作為設備間和設備內的工業(yè)標準，并在若干領域躍過DVI和高清晰多媒體接口HDMI這兩種接口技術。DP利用目前交流耦合電壓差分的PCI Express電氣層，有1~戽?zhèn)€工作速率為217 Gb／s的數據對(Lanes)，最高可獲得4通道多達10．8 Gb／s的帶寬。時鐘不是分離的，而是內置于Lanes。傳輸命令和控制的輔助數據通道是雙向的，最高傳輸比特率可達1 Mb／s。DP支持的最大傳輸距離為15 m，而其工作電平比DVI更低。
    伴隨電子產品性能的不斷提高，其微處理器的頻率也在不斷增加，由此產生的電磁干擾會影響電子產品的正常。為了抑制電磁干擾，人們先后研究出屏蔽、脈沖整形、濾波、低電壓差分時鐘、特殊版圖布局、擴頻時鐘發(fā)生器等方法，其中擴頻時鐘發(fā)生器可有效減小峰值和諧波的功率，且可通過電路設計的廣闊空間實現，因而得到廣泛應用。這里設計一種基于DP標準采用μ工藝的發(fā)射端擴頻時鐘發(fā)生器。合理設計鎖相環(huán)路，采用外加濾波器對壓控振蕩器的控制電壓進行三角波調制，得到所需的擴頻時鐘。

2 擴頻時鐘發(fā)生器總體結構
    降低電磁干擾(EMI)是電子系統(tǒng)設計人員需要考慮的重要因素，擴頻時鐘(CLK)為降低EMI提供一個有效途徑。這里采用tsmc0．18μm 工藝設計一款符合DisplayPort標準發(fā)射端的擴頻時鐘發(fā)生器。在合理設計鎖相環(huán)路的基礎上，運用外加電荷泵對壓控振蕩器的控制電壓進行三角波調制，得到所需要的擴頻時鐘。圖1為該設計結構框圖。

3 各模塊電路設計
3．1 鑒頻鑒相器電路
    圖2為鑒頻鑒相器電路框圖。鑒頻鑒相器的輸出由輸入信號的頻率和相位決定，它比較兩個輸入信號的上升沿，當輸入參考時鐘信號Ref的上升沿超前反饋信號Fed的上升沿到達鑒頻鑒相器時，鑒頻鑒相器的輸出UP為高，而此時DOWN保持為低電平，當Fed的上升沿也到來時，輸出被復位；當信號Fed的上升沿超前參考信號Ref到來時，輸出DOWN為高，當Ref的上升沿也到來時，鑒頻鑒相器被復位。因此，鑒頻鑒相器根據輸入信號相位差來驅動后級電路。比較兩個輸入信號的相位差，然后將其轉變成兩個數字信號來控制電荷泵的工作狀態(tài)。在本設計中，由于參考輸入頻率僅為900 kHz，因而對鑒頻鑒相器的工作速度要求并不高。因此，在滿足低功耗要求的前提下，采用最簡單的無死區(qū)鑒頻鑒相器的結構。 

    為了避免死區(qū)，在復位路徑中引入延時T。在設計延時時長時，首先應考慮鑒頻鑒相器的工作頻率。因為鑒頻鑒相器的最高丁作頻率為1／2Tdelay，Tdelay包括插入延時和鑒頻鑒相器的內部延時。要求插入延時的引入不影響鑒頻鑒相器的正常工作；另外需考慮當插入延時相對較長時，電荷泵的充、放電電流同時開啟的時間就會變長，而電荷泵存在的失調就會在濾波器電容上引入抖動，即增加鎖相環(huán)輸出的雜散成分。因此，在鑒頻鑒相器內部延時可忽略及充分開啟電荷泵的前提下，應盡量減小失調。這里插入延時取8 ns。由于后級電荷泵電路為差分輸入，因此采用傳輸門減少反相器的延時。
3．2 帶隙基準電路
    為滿足帶隙基準電路的低壓應用，這里采用一種電流模式結構的低壓帶隙基準電路，如圖3所示。該電路可以輸出低于1 V的電壓，有效降低了電路的電源電壓；同時，電路中采用與電壓無關的偏置及帶負反饋網絡的二級運放，降低了電路的電源敏感性。

    基于0．35μm CMOS工藝的HSPICE仿真結果表明，該電路可工作在1．1~1．5 V的低電源電壓下，并具有14 ppm／℃的低溫度系數，能夠輸出200 mV～1．25 V的寬范圍電壓，并使用與電源無關偏置以及帶負反饋網絡的二級運放，提高輸出電壓的精度，該電路中，各MOS管都工作于飽和狀態(tài)。電路中運算放大器采用二級結構，具有較高的低頻增益。
3．3 電荷泵電路
    電荷泵鎖相環(huán)具有低功耗、高速、低抖動和低成本等特點，廣泛應用于無線電通信、頻率綜合器、時鐘恢復電路中。電荷泵電路在鎖相環(huán)路(PLL)中起著非常重要的作用，其主要功能是把鑒頻鑒相器(PFD)的數字信號UP和DOWN轉換為模擬信號，從而控制壓控振蕩器(VCO)的頻率。當PFD給出高精度的相位誤差時，電荷泵對整個環(huán)路的性能起決定性作用。當PLL鎖定在某個頻率時，電荷泵電路的輸出必須保持在一個常數。因此，在設計電荷泵電路時，產生一個穩(wěn)定步長的電壓是很重要的。實際的電荷泵不可避免的存在電荷泄漏、充放電流失配、泵開關時間延時不同等不利因素，這些因素都不同程度地造成輸出頻率的相位偏差，進而降低輸出時鐘的抗噪聲性能。該系統(tǒng)設計采用差分電路結構，此結構具有以下優(yōu)點：消除了跳躍現象；可以丁作在較高頻率，滿足整個PLL的設計要求；由于對稱性，不易產生偏差；減小電源、地及襯底噪聲的影響；NMOS與PMOS開關特性不匹配對整個性質將不再起決定性作用，原來要求NMOS與PMOS相匹配的地方，現在只需NMOS或PMOS自身相匹配即可。該電荷泵電路如圖4所示，它由大擺幅電流鏡及由上拉泵和下拉泵電路所構成的對稱電荷泵所組成，屬于全差分型電荷泵電路。上拉泵和下拉泵均由差分輸入對V M1和VM2，電流鏡VM3，偏置電流源Ib和ISMALL，以及弱上拉電流鏡VM4和VM5所組成。該電路是一種新的全差分電荷泵結構，與傳統(tǒng)電荷泵電路相比，該電路具有輸出范圍寬和無跳躍現象等優(yōu)點，同時還可以有效地解決電荷泄漏和充放電失配等問題。

3．4 調制電荷泵電路
    采用調制電荷泵三角波調制壓控振蕩器的控制電壓以達到擴頻的效果。文獻[5]中給出了調制電荷泵的參數：調制電流為2．33μA，調制頻率為30 kHz。電荷泵的輸出都是采用單管，而不是更有利于抑制失配度的級聯管，原因在于級聯管限制了電荷泵的電壓輸出范圍，壓控振蕩器在1．15～2．43 V線性范圍內不是所有情況下都能處于飽和區(qū)工作。該設計通過增加管子的柵長L，即增加從管子漏端看進去的電阻來減小失配度，而管子增大所引起的時鐘饋通及電流泄露等問題比電流失配對系統(tǒng)的影響小。
3．5 濾波器電路
    環(huán)路濾波器(LPF)連接在電荷泵和壓控振蕩器之間，它決定鎖相環(huán)的基本頻率特性。實際上，正是由于環(huán)路濾波器的存在，鎖相環(huán)才可以選擇工作在任意中心頻率和帶寬內。環(huán)路濾波器可以采用無源濾波器或有源濾波器。該設計采用無源低通濾波器，用基于鎖相環(huán)交流頻域特性分析的方法。在該濾波器的設計中，如果鎖相環(huán)帶寬、相位裕度和零極點選擇合理，只需經過1～2次試算，就可以得到正確結果。這種設計方法的優(yōu)點是直接以鎖相環(huán)的交流特性為出發(fā)點，利用使系統(tǒng)穩(wěn)定的簡單條件，就可以設計出環(huán)路濾波器。這為低相位抖動、快速鎖定鎖相環(huán)的行為級設計提供了一種快速準確的途徑。
3．6 壓控調節(jié)器電路
    考慮到壓控振蕩器易受到電源噪聲的影響，而壓控振蕩器的性能是整個鎖相環(huán)系統(tǒng)的關鍵，所以為壓控振蕩器提供1個穩(wěn)定的電源電壓是非常必要的。本文采用折疊式共源共柵結構，如圖5所示。

    圖5中，補償電容為4．7 μF，基準點電壓Ref來自帶隙基準，輸出電壓由反饋電阻和運放增益決定：
   
    為了減小輸出電壓的誤差，需要設計增益較大的運放，考慮到環(huán)路的穩(wěn)定性及環(huán)路建立時間，把補償電容的極點作為整個環(huán)路的主極點，這就要求運放具有較高的帶寬。
    用負載電阻模擬壓控振蕩器，取Rload為150～500 Ω，輸出5．2～18．8 mA電流來提供壓控振蕩器的電流，這一輸出范圍對運放的電壓輸出范嗣提出嚴峻要求。為了提高輸出電壓的電源抑制，可以設計輸出管VMP1工作在飽和區(qū)，但這就降低了低壓差線性穩(wěn)壓器的效率(近似為輸出電壓與電源電壓的比值)；另外也可通過增加VMP1，管的柵長來提高電源抑制，但這樣就使得運放的主極點減小，整個環(huán)路穩(wěn)定性變差。低壓差線性穩(wěn)壓器的設計還需綜合考慮電荷泵輸出電壓，壓控振蕩器線性工作范圍等因素。
3．7 壓控振蕩器電路
    電源噪聲是造成PLL輸出時鐘抖動最主要的原因，而鎖相環(huán)內部最易受噪聲影響的模塊為壓控振蕩器(VCO)，本文采用一種高電源噪聲抑制、高線性范圍的壓控振蕩器，它通過高電源抑制比的電壓調節(jié)器對受噪聲干擾的外部電源進行預處理，產生穩(wěn)定的內部電源，從而減小外部電源噪聲對VCO核心電路的影響，同時，也改進電壓一電流轉換(V-IConverter)電路，提高VCO電壓頻率轉換特性的線性范圍，減小VCO非線性增益對PLL輸出抖動的影響。

4 擴頻時鐘發(fā)生器整體電路仿真
    圖6、圖7分別為輸出810 MHz的擴頻前后的能譜圖，而圖8、圖9分別是輸出1 350 MHz時擴頻前后的能譜圖。

    由圖6和圖7、圖8和圖9對比可以看出，擴頻后，基頻和諧波的能量有一定下降，該設計得到了比較滿意的效果。

5 結束語
    降低電磁干擾(EMI)是電子系統(tǒng)設計人員需要考慮的一個重要因素，擴頻時鐘(CLK)為降低EMI提供了一個有效途徑。該設計是一款用于發(fā)射端時鐘產生的鎖相環(huán)，其創(chuàng)新點在于：在綜合考慮數模混合電路的功耗。性能等方面因素的基礎上，對各模塊電路進行優(yōu)化，為電荷泵和壓控振蕩器提供穩(wěn)定的電流和電壓，且采用三角波調制壓控振蕩器控制電壓的方法對時鐘擴頻，減小電磁干擾。整體的電路級仿真驗證表明，該設計符合DP標準的性能要求。