高速流水線浮點加法器的FPGA實現(xiàn)
[導讀]本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達80MHz。雖然使用浮點數(shù)會導致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號處理系統(tǒng)中。
0 引言
現(xiàn)代信號處理技術(shù)通常都需要進行大量高速浮點運算。由于浮點數(shù)系統(tǒng)操作比較復(fù)雜，需要專用硬件來完成相關(guān)的操作(在浮點運算中的浮點加法運算幾乎占到全部運算操作的一半以上)，所以，浮點加法器是現(xiàn)代信號處理系統(tǒng)中最重要的部件之一。FPGA是當前數(shù)字電路研究開發(fā)的一種重要實現(xiàn)形式，它與全定制ASIC電路相比，具有開發(fā)周期短、成本低等優(yōu)點。但多數(shù)FPGA不支持浮點運算，這使FPGA在數(shù)值計算、數(shù)據(jù)分析和信號處理等方面受到了限制，由于FPGA中關(guān)于浮點數(shù)的運算只能自行設(shè)計，因此，研究浮點加法運算的FPGA實現(xiàn)方法很有必要。
1 IEEE 754單精度浮點數(shù)標準
浮點數(shù)可以在更大的動態(tài)范圍內(nèi)提供更高的精度，通常，當定點數(shù)受其精度和動態(tài)范圍所限不能勝任時，浮點數(shù)標準則能夠提供良好的解決方案。
IEEE協(xié)會制定的二進制浮點數(shù)標準的基本格式是32位寬(單精度)和64位寬(雙精度)，本文采用單精度格式。圖1所示是IEEE754單精度浮點數(shù)格式。圖中，用于單精度的32位二進制數(shù)可分為三個獨立的部分，其中第0位到22位構(gòu)成尾數(shù)，第23位到第30位構(gòu)成指數(shù)，第31位是符號位。
實際上，上述格式的單精度浮點數(shù)的數(shù)值可表示為：
上式中，當其為正數(shù)時，S為0；當其為負數(shù)時，S為1；(-1)s表示符號。指數(shù)E是ON255的變量，E減127可使指數(shù)在2-127到2128變化。尾數(shù)采用科學計算法表示：M=1．m22m21m20……m0。m22，m21，…，m0，mi為Mp的各位，設(shè)計時應(yīng)注意尾數(shù)中隱含的整數(shù)部分1。0是一個特殊的數(shù)，0的指數(shù)位和尾數(shù)位均為0，符號位可以是1，也可以是0。
2電路的流水線結(jié)構(gòu)
一般情況下，結(jié)構(gòu)化設(shè)計是電路設(shè)計中最重要的設(shè)計方法之一，采用結(jié)構(gòu)化設(shè)計方法可以將一個復(fù)雜的電路分割為獨立的功能子模塊，然后按一定的原則將各子模塊組合成完整的電路，這幾乎是電路設(shè)計的通用模式。這種設(shè)計方法便于設(shè)計人員分工合作、實現(xiàn)設(shè)計和功能測試，縮短上市時間、升級和二次開發(fā)，因而具有其它方法無法比擬的優(yōu)勢。
結(jié)構(gòu)化設(shè)計基本上可歸結(jié)為兩種方法：流水線(pipeline)和握手原則。其中握手原則適用于各功能子模塊內(nèi)部運算比較復(fù)雜、數(shù)據(jù)運算時延(latency)不確定的設(shè)計。由于數(shù)據(jù)運算時延不確定，所以，各子模塊間的時序配合必須通過握手信號的交互才能完成。握手原則設(shè)計的電路一般采用復(fù)雜的有限狀態(tài)機(FSM)作為控制單元，工程設(shè)計難度大，故在設(shè)計時應(yīng)慎重使用。流水線法適用于各功能子模塊內(nèi)部運算簡單整齊、數(shù)據(jù)運算時延確定的設(shè)計。由于數(shù)據(jù)運算時延比較確定，各前后級功能子模塊不需要任何交互信號就能完成時序配合，故可方便地實現(xiàn)數(shù)據(jù)的串行流水運算。流水線控制比較簡單，一般不需要設(shè)計專門的有限狀態(tài)機，而且工程設(shè)計容易，設(shè)計時可優(yōu)先選用。
3 工程的FPGA實現(xiàn)
3.1開發(fā)環(huán)境和器件選擇
本工程開發(fā)可在FPGA集成開發(fā)環(huán)境QuartusII 8.0 spl中完成。OuartusⅡ是世界著名PLD設(shè)計生產(chǎn)廠商——Altera公司的綜合性PLD開發(fā)軟件，內(nèi)嵌綜合器和仿真器，并有可與第三方工具協(xié)作的靈活接口，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程，而且運行速度快，界面統(tǒng)一，功能集中，易學易用。
本設(shè)計中的器件選用Stratix IIEP2S15F484C3。Stratix II是Altera公司的高性能FPGA Stratix系列的第二代產(chǎn)品，具有非常高的內(nèi)核性能，在存儲能力、架構(gòu)效率、低功耗和面市及時等方面均有優(yōu)勢。
本系統(tǒng)的頂層框圖如圖2所示。為了顯示清楚，圖2被分成兩個部分顯示。本工程采用異步置位的同步電路設(shè)計方法，其中clk、reset、enab分別為系統(tǒng)時鐘、系統(tǒng)異步置位、系統(tǒng)使能信號。din_a、din_b分別為兩個輸入的單精度浮點數(shù)，data_out則是符合IEEE 754標準的兩輸入浮點數(shù)之和。
3.2浮點加法運算的實現(xiàn)
浮點加法運算可總結(jié)為比較、移位、相加、規(guī)范化等四個步驟，分別對應(yīng)于compare、shift、sum、normalize四個模塊。
(1)compare模塊
本模塊主要完成兩輸入浮點數(shù)的比較，若din_a、din_b為兩個輸入單精度浮點數(shù)，則在一個時鐘周期內(nèi)完成的運算結(jié)果如下：
◇大數(shù)指數(shù)b_exp這里的大數(shù)指絕對值的比較；
◇兩浮點數(shù)的指數(shù)差sube，正數(shù)；
◇大數(shù)尾數(shù)b_ma；
◇小數(shù)尾數(shù)s_ma，該尾數(shù)已加入隱含1；
◇和符號c_sgn，為確定輸出結(jié)果的符號；
◇加減選擇add_sub，兩輸入同符號時為0(相加)、異符號時為1(相減)，sum模塊中使用實現(xiàn)加減選擇。
(2)shift模塊
shift模塊的作用主要是根據(jù)兩個輸入浮點數(shù)的指數(shù)差來執(zhí)行小數(shù)尾數(shù)(已加入隱含1)向右移動相應(yīng)的位數(shù)，以將輸入的兩個浮點數(shù)指數(shù)調(diào)整為相同的數(shù)(同大數(shù))，若b_exp、sube、b_ma、s_ma、c_sgn、add_sub為輸入信號(其含義見compare模塊)，則可輸出如下運算結(jié)果(在一個時鐘周期內(nèi)完成)：
◇大數(shù)指數(shù)(sft_bexp)，將b_exp信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
◇小數(shù)尾數(shù)(sft_sma)，已完成向右移動相應(yīng)的sube位；
◇大數(shù)尾數(shù)(sft_bma)，將b_ma信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
◇和符號(sft_csgn)，將c_sgn信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
◇加減選擇(sft_addsub)，將add_sub信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
(3)sum模塊
本模塊可根據(jù)加減選擇(sft_addsub(信號完成兩輸入浮點數(shù)尾數(shù)(已加入隱含1)的加減，若sft_bexp、sft_sma、sft_bma、sft_csgn、sft_addsub為輸入信號(其含義見shift模塊)，則可輸出如下運算結(jié)果(在一個時鐘周期內(nèi)完成)：
◇大數(shù)指數(shù)(sum_bexp)，將sft_bexp信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
◇尾數(shù)和(sum_ma)，為大數(shù)尾數(shù)與移位后小數(shù)尾數(shù)的和，差(兩尾數(shù)已加入隱含1)；
◇和符號(sum_csgn)，將sft_csgn信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
(4)normalize模塊
normalize模塊的作用主要是將前三個模塊的運算結(jié)果規(guī)范為IEEE 754單精度浮點數(shù)標準，若sum_bexp、sum_ma、sum_csgn為輸入信號(其含義見sum模塊)，則其輸出的運算結(jié)果(在一個時鐘周期內(nèi)完成)只有一個和輸出(data_out)，也就是符合IEEE754浮點數(shù)標準的兩個輸入浮點數(shù)的和。
4系統(tǒng)綜合與仿真
由于本工程是由compare、shift、sum、normalize四個模塊組成的，而這四個模塊通過串行方式進行連接，每個模塊的操作都在一個時鐘周期內(nèi)完成，因此，整個浮點數(shù)加法運算可在四個時鐘周期內(nèi)完成。這使得工程不僅有確定的數(shù)據(jù)運算時延(latency)，便于流水線實現(xiàn)，而且方便占用的時鐘周期盡可能減少，從而極大地提高了運算的實時性。
4.1工程綜合結(jié)果
經(jīng)過Quartus II綜合可知，本設(shè)計使用的StratixⅡEP2S15F484C3芯片共使用了641個ALUT(高級查找表)、188個寄存器、0位內(nèi)存和可達到80 MHz的時鐘頻率，因此可證明，本系統(tǒng)利用合理的資源實現(xiàn)了高速浮點數(shù)加法運算。
4.2工程仿真結(jié)果
本工程仿真可使用Quartus II 8.0內(nèi)嵌式仿真工具來編寫Matlab程序，以生成大量隨機單精度浮點數(shù)(以便于提高仿真代碼覆蓋率，提高仿真的精確度)，然后計算它們相加的結(jié)果，并以文本形式存放在磁盤文件中。編寫Matlab程序可產(chǎn)生作為仿真輸入的*．vec文件，然后通過時序仿真后生成*．tbl文件，再編寫Matlab程序提取其中有用的結(jié)果數(shù)據(jù)，并與先前磁盤文件中的結(jié)果相比較，以驗證設(shè)計的正確性。
圖3所示是其仿真的波形圖。
從圖3可以看出表1所列的各種運算關(guān)系。表2所列為其實際的測試數(shù)據(jù)。
表中“A+B實數(shù)表示(M)”指Matlab計算的結(jié)果；“誤差”指浮點處理器計算結(jié)果與Matlab計算結(jié)果之差。
綜上所述，本工程設(shè)計的浮點加法器所得到的運算結(jié)果與Matlab結(jié)果的誤差在10-7左右，可見其精度完全能夠符合要求。
5 結(jié)束語
本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達80MHz。雖然使用浮點數(shù)會導致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號處理系統(tǒng)中。
現(xiàn)代信號處理技術(shù)通常都需要進行大量高速浮點運算。由于浮點數(shù)系統(tǒng)操作比較復(fù)雜，需要專用硬件來完成相關(guān)的操作(在浮點運算中的浮點加法運算幾乎占到全部運算操作的一半以上)，所以，浮點加法器是現(xiàn)代信號處理系統(tǒng)中最重要的部件之一。FPGA是當前數(shù)字電路研究開發(fā)的一種重要實現(xiàn)形式，它與全定制ASIC電路相比，具有開發(fā)周期短、成本低等優(yōu)點。但多數(shù)FPGA不支持浮點運算，這使FPGA在數(shù)值計算、數(shù)據(jù)分析和信號處理等方面受到了限制，由于FPGA中關(guān)于浮點數(shù)的運算只能自行設(shè)計，因此，研究浮點加法運算的FPGA實現(xiàn)方法很有必要。
1 IEEE 754單精度浮點數(shù)標準
浮點數(shù)可以在更大的動態(tài)范圍內(nèi)提供更高的精度，通常，當定點數(shù)受其精度和動態(tài)范圍所限不能勝任時，浮點數(shù)標準則能夠提供良好的解決方案。
IEEE協(xié)會制定的二進制浮點數(shù)標準的基本格式是32位寬(單精度)和64位寬(雙精度)，本文采用單精度格式。圖1所示是IEEE754單精度浮點數(shù)格式。圖中，用于單精度的32位二進制數(shù)可分為三個獨立的部分，其中第0位到22位構(gòu)成尾數(shù)，第23位到第30位構(gòu)成指數(shù)，第31位是符號位。
實際上，上述格式的單精度浮點數(shù)的數(shù)值可表示為：
上式中，當其為正數(shù)時，S為0；當其為負數(shù)時，S為1；(-1)s表示符號。指數(shù)E是ON255的變量，E減127可使指數(shù)在2-127到2128變化。尾數(shù)采用科學計算法表示：M=1．m22m21m20……m0。m22，m21，…，m0，mi為Mp的各位，設(shè)計時應(yīng)注意尾數(shù)中隱含的整數(shù)部分1。0是一個特殊的數(shù)，0的指數(shù)位和尾數(shù)位均為0，符號位可以是1，也可以是0。
2電路的流水線結(jié)構(gòu)
一般情況下，結(jié)構(gòu)化設(shè)計是電路設(shè)計中最重要的設(shè)計方法之一，采用結(jié)構(gòu)化設(shè)計方法可以將一個復(fù)雜的電路分割為獨立的功能子模塊，然后按一定的原則將各子模塊組合成完整的電路，這幾乎是電路設(shè)計的通用模式。這種設(shè)計方法便于設(shè)計人員分工合作、實現(xiàn)設(shè)計和功能測試，縮短上市時間、升級和二次開發(fā)，因而具有其它方法無法比擬的優(yōu)勢。
結(jié)構(gòu)化設(shè)計基本上可歸結(jié)為兩種方法：流水線(pipeline)和握手原則。其中握手原則適用于各功能子模塊內(nèi)部運算比較復(fù)雜、數(shù)據(jù)運算時延(latency)不確定的設(shè)計。由于數(shù)據(jù)運算時延不確定，所以，各子模塊間的時序配合必須通過握手信號的交互才能完成。握手原則設(shè)計的電路一般采用復(fù)雜的有限狀態(tài)機(FSM)作為控制單元，工程設(shè)計難度大，故在設(shè)計時應(yīng)慎重使用。流水線法適用于各功能子模塊內(nèi)部運算簡單整齊、數(shù)據(jù)運算時延確定的設(shè)計。由于數(shù)據(jù)運算時延比較確定，各前后級功能子模塊不需要任何交互信號就能完成時序配合，故可方便地實現(xiàn)數(shù)據(jù)的串行流水運算。流水線控制比較簡單，一般不需要設(shè)計專門的有限狀態(tài)機，而且工程設(shè)計容易，設(shè)計時可優(yōu)先選用。
3 工程的FPGA實現(xiàn)
3.1開發(fā)環(huán)境和器件選擇
本工程開發(fā)可在FPGA集成開發(fā)環(huán)境QuartusII 8.0 spl中完成。OuartusⅡ是世界著名PLD設(shè)計生產(chǎn)廠商——Altera公司的綜合性PLD開發(fā)軟件，內(nèi)嵌綜合器和仿真器，并有可與第三方工具協(xié)作的靈活接口，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程，而且運行速度快，界面統(tǒng)一，功能集中，易學易用。
本設(shè)計中的器件選用Stratix IIEP2S15F484C3。Stratix II是Altera公司的高性能FPGA Stratix系列的第二代產(chǎn)品，具有非常高的內(nèi)核性能，在存儲能力、架構(gòu)效率、低功耗和面市及時等方面均有優(yōu)勢。
本系統(tǒng)的頂層框圖如圖2所示。為了顯示清楚，圖2被分成兩個部分顯示。本工程采用異步置位的同步電路設(shè)計方法，其中clk、reset、enab分別為系統(tǒng)時鐘、系統(tǒng)異步置位、系統(tǒng)使能信號。din_a、din_b分別為兩個輸入的單精度浮點數(shù)，data_out則是符合IEEE 754標準的兩輸入浮點數(shù)之和。
3.2浮點加法運算的實現(xiàn)
浮點加法運算可總結(jié)為比較、移位、相加、規(guī)范化等四個步驟，分別對應(yīng)于compare、shift、sum、normalize四個模塊。
(1)compare模塊
本模塊主要完成兩輸入浮點數(shù)的比較，若din_a、din_b為兩個輸入單精度浮點數(shù)，則在一個時鐘周期內(nèi)完成的運算結(jié)果如下：
◇大數(shù)指數(shù)b_exp這里的大數(shù)指絕對值的比較；
◇兩浮點數(shù)的指數(shù)差sube，正數(shù)；
◇大數(shù)尾數(shù)b_ma；
◇小數(shù)尾數(shù)s_ma，該尾數(shù)已加入隱含1；
◇和符號c_sgn，為確定輸出結(jié)果的符號；
◇加減選擇add_sub，兩輸入同符號時為0(相加)、異符號時為1(相減)，sum模塊中使用實現(xiàn)加減選擇。
(2)shift模塊
shift模塊的作用主要是根據(jù)兩個輸入浮點數(shù)的指數(shù)差來執(zhí)行小數(shù)尾數(shù)(已加入隱含1)向右移動相應(yīng)的位數(shù)，以將輸入的兩個浮點數(shù)指數(shù)調(diào)整為相同的數(shù)(同大數(shù))，若b_exp、sube、b_ma、s_ma、c_sgn、add_sub為輸入信號(其含義見compare模塊)，則可輸出如下運算結(jié)果(在一個時鐘周期內(nèi)完成)：
◇大數(shù)指數(shù)(sft_bexp)，將b_exp信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
◇小數(shù)尾數(shù)(sft_sma)，已完成向右移動相應(yīng)的sube位；
◇大數(shù)尾數(shù)(sft_bma)，將b_ma信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
◇和符號(sft_csgn)，將c_sgn信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
◇加減選擇(sft_addsub)，將add_sub信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
(3)sum模塊
本模塊可根據(jù)加減選擇(sft_addsub(信號完成兩輸入浮點數(shù)尾數(shù)(已加入隱含1)的加減，若sft_bexp、sft_sma、sft_bma、sft_csgn、sft_addsub為輸入信號(其含義見shift模塊)，則可輸出如下運算結(jié)果(在一個時鐘周期內(nèi)完成)：
◇大數(shù)指數(shù)(sum_bexp)，將sft_bexp信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
◇尾數(shù)和(sum_ma)，為大數(shù)尾數(shù)與移位后小數(shù)尾數(shù)的和，差(兩尾數(shù)已加入隱含1)；
◇和符號(sum_csgn)，將sft_csgn信號用寄存器延遲一個周期，以實現(xiàn)時序同步；
(4)normalize模塊
normalize模塊的作用主要是將前三個模塊的運算結(jié)果規(guī)范為IEEE 754單精度浮點數(shù)標準，若sum_bexp、sum_ma、sum_csgn為輸入信號(其含義見sum模塊)，則其輸出的運算結(jié)果(在一個時鐘周期內(nèi)完成)只有一個和輸出(data_out)，也就是符合IEEE754浮點數(shù)標準的兩個輸入浮點數(shù)的和。
4系統(tǒng)綜合與仿真
由于本工程是由compare、shift、sum、normalize四個模塊組成的，而這四個模塊通過串行方式進行連接，每個模塊的操作都在一個時鐘周期內(nèi)完成，因此，整個浮點數(shù)加法運算可在四個時鐘周期內(nèi)完成。這使得工程不僅有確定的數(shù)據(jù)運算時延(latency)，便于流水線實現(xiàn)，而且方便占用的時鐘周期盡可能減少，從而極大地提高了運算的實時性。
4.1工程綜合結(jié)果
經(jīng)過Quartus II綜合可知，本設(shè)計使用的StratixⅡEP2S15F484C3芯片共使用了641個ALUT(高級查找表)、188個寄存器、0位內(nèi)存和可達到80 MHz的時鐘頻率，因此可證明，本系統(tǒng)利用合理的資源實現(xiàn)了高速浮點數(shù)加法運算。
4.2工程仿真結(jié)果
本工程仿真可使用Quartus II 8.0內(nèi)嵌式仿真工具來編寫Matlab程序，以生成大量隨機單精度浮點數(shù)(以便于提高仿真代碼覆蓋率，提高仿真的精確度)，然后計算它們相加的結(jié)果，并以文本形式存放在磁盤文件中。編寫Matlab程序可產(chǎn)生作為仿真輸入的*．vec文件，然后通過時序仿真后生成*．tbl文件，再編寫Matlab程序提取其中有用的結(jié)果數(shù)據(jù)，并與先前磁盤文件中的結(jié)果相比較，以驗證設(shè)計的正確性。
圖3所示是其仿真的波形圖。
從圖3可以看出表1所列的各種運算關(guān)系。表2所列為其實際的測試數(shù)據(jù)。
表中“A+B實數(shù)表示(M)”指Matlab計算的結(jié)果；“誤差”指浮點處理器計算結(jié)果與Matlab計算結(jié)果之差。
綜上所述，本工程設(shè)計的浮點加法器所得到的運算結(jié)果與Matlab結(jié)果的誤差在10-7左右，可見其精度完全能夠符合要求。
5 結(jié)束語
本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達80MHz。雖然使用浮點數(shù)會導致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號處理系統(tǒng)中。
下載文檔
