多通道數(shù)字接收機(jī)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：為了解決傳統(tǒng)模擬中頻接收機(jī)相位分辨率低等缺點(diǎn)，提出一種基于軟件無線電的中頻數(shù)字接收機(jī)技術(shù)。針對(duì)雷達(dá)信號(hào)的特點(diǎn)提出了脈寬匹配濾波器的設(shè)計(jì)方法。采用基于多相濾波的正交變換理論，以及基于脈寬匹配的數(shù)字濾波器方法完成了一種五通道中頻數(shù)字接收機(jī)的設(shè)計(jì)。接收機(jī)利用五路高速A／D變換器對(duì)輸入的模擬信號(hào)進(jìn)行采樣，然后將采樣數(shù)據(jù)送入FPGA進(jìn)行處理，最終完成了每?jī)陕沸盘?hào)相位差的提取。實(shí)驗(yàn)結(jié)果表明系統(tǒng)具有成本低、精度高、結(jié)構(gòu)簡(jiǎn)單等特點(diǎn)，而且具有一定的工程應(yīng)用價(jià)值。
關(guān)鍵詞：中頻數(shù)字接收機(jī)；正交變換；脈寬匹配濾波器；FPGA

    隨著軟件無線電的發(fā)展，中頻數(shù)字接收機(jī)作為電子偵查系統(tǒng)中的一個(gè)關(guān)鍵環(huán)節(jié)已經(jīng)越來越受到人們的關(guān)注。
    本設(shè)計(jì)主要是研制基于固定中頻數(shù)字下變頻的中頻數(shù)字接收機(jī)。本設(shè)計(jì)通過對(duì)五通道中頻數(shù)字接收機(jī)軟硬件的簡(jiǎn)單介紹論證了其可行性，并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行了簡(jiǎn)單地分析。
    本設(shè)計(jì)的軟件部分全部在一片F(xiàn)PGA內(nèi)完成，提高了系統(tǒng)的運(yùn)行速度。

1 硬件設(shè)計(jì)
    五通道數(shù)字接收機(jī)的系統(tǒng)框圖如圖1所示，它由五路調(diào)理電路、五路A／D變換器、時(shí)鐘、FPGA以及外圍電路組成。中頻信號(hào)經(jīng)過信號(hào)調(diào)理電路后，差分信號(hào)經(jīng)A／D變換器采樣送到FPGA進(jìn)行處理，并將提取的I、Q信號(hào)送到測(cè)向處理器進(jìn)行處理。信號(hào)的中心頻率為150 MHz，采樣頻率為200 MHz。

1．1 變壓器的選擇
    由于A／D變換器要求差分輸入，本設(shè)計(jì)采用2個(gè)變壓器級(jí)聯(lián)的方式實(shí)現(xiàn)模擬信號(hào)的差分轉(zhuǎn)換，其連接方法見圖2所示。采用這種級(jí)聯(lián)方式可以提高耦合系數(shù)從而使相位穩(wěn)定。本設(shè)計(jì)變壓器選擇Mini-Circuits公司的ADT1-1WT變壓器。

1．2 A／D變換器的選擇
    本設(shè)計(jì)信號(hào)的中心頻率f0=150 MHz，帶寬B=10 MHz，根據(jù)帶通采樣定理：設(shè)一個(gè)頻率帶限信號(hào)x(t)，其頻率限制在(fL，fR)內(nèi)，如果其采樣頻率滿足
   
    上式中，n取能滿足fs≥2(fR-fL)=2B的最大整數(shù)，則用fs進(jìn)行等間隔采樣所得到的信號(hào)采樣值x(nTs)能準(zhǔn)確的確定原信號(hào)x(t)。式中帶通信號(hào)中心頻率f0和頻帶寬度B也可以表示為：
   
    上式中，n取能滿足fs≥2B的正整數(shù)。本設(shè)計(jì)中選用的采樣頻率為200 MHz。
    本設(shè)計(jì)中A／D變換器選用ADI公司的AD9230BCPZ-250。工作頻率最高可達(dá)250 MHz。AD9230采樣輸出數(shù)據(jù)為12 bit，精度高，而且片內(nèi)集成了高性能采樣保持放大器和電壓參考，最大700 MHz模擬差分輸入帶寬。此芯片為雙端輸入，更適合對(duì)差模信號(hào)進(jìn)行采樣量化。
1．3 時(shí)鐘芯片的選擇
    由于本設(shè)計(jì)的采樣頻率比較高(200 MHz)，為了保證A／D變換器的最佳性能，要求提供高精度、低抖動(dòng)的時(shí)鐘信號(hào)。本設(shè)計(jì)選用AD95163作為系統(tǒng)時(shí)鐘。AD9516是一款時(shí)鐘綜合芯片，片內(nèi)集成的VCO產(chǎn)生頻率范圍為1.75～2.25 GHz，其輸出可以提供CMOS、LVPecl、LVDS三種時(shí)鐘電平，而且有14通道時(shí)鐘輸出?？梢酝ㄟ^配置內(nèi)部寄存器改變其輸出的時(shí)鐘頻率，以滿足不同設(shè)計(jì)的要求。
    AD9516的外圍電路設(shè)計(jì)在確定了參考時(shí)鐘頻率、輸出頻率以及壓控振蕩器的頻率后，利用ADI公司提供的ADIsimCLK軟件設(shè)計(jì)，其主要外部連接圖如圖3所示。

1.4 FPGA
    運(yùn)用FPGA設(shè)計(jì)時(shí)序邏輯電路，具有速度快、精度高、設(shè)計(jì)靈活、集成度高以及性能穩(wěn)定可靠等優(yōu)點(diǎn)。本設(shè)計(jì)選用了ALTERA公司的Strat-ixⅡ系列器件EP2S60F1020，配置芯片選用的是EPCI6。ALTERA公司的EP2S60系列的FPGA具有多個(gè)專門的電源，功耗是多個(gè)邏輯消耗功耗的綜合。擁有邏輯單元48 352個(gè)，PLL鎖相環(huán)12個(gè)，DSP塊14個(gè)，嵌入式乘法器112個(gè)。

2 軟件設(shè)計(jì)
    本設(shè)計(jì)的軟件實(shí)現(xiàn)部分全部在FPGA內(nèi)進(jìn)行。軟件設(shè)計(jì)的流程圖如圖4所示。

2．1 基于多相濾波的數(shù)字下變頻

    也就是說x'BI茸和x'BQ兩個(gè)序列分別是同相分量xBI(n)和正交分量xBQ(n)的2倍抽取序列，xBI(n)和XBQ(n)在時(shí)間上相差半個(gè)采樣點(diǎn)，是由于采用了奇偶抽取所引起的，可以采用兩個(gè)延時(shí)濾波器來校正，兩個(gè)濾波器的頻率響應(yīng)滿足：
   
    在本設(shè)計(jì)中根據(jù)基于多相濾波的數(shù)字下變頻的理論，在混頻階段，同相分量載波為[10-10]，正交分量載波為[010-1]，省去了NCO設(shè)計(jì)和乘法運(yùn)算，實(shí)現(xiàn)起來比較方便。
2．2 脈寬匹配濾波器
2．2．1 理論基礎(chǔ)

    可以看作是由余弦信號(hào)Acos(2πft)加窗w(t)而得到的，則其傅里葉變換為兩者信號(hào)頻譜的卷積，其帶寬則應(yīng)是后窗函數(shù)的主瓣寬度所決定，及X(f)的主瓣寬度同矩形脈沖的主瓣寬度相同，為2／T。
    對(duì)脈寬0．1μs，中心頻率150 MHz，采樣頻率200 MHz的信號(hào)做仿真。仿真結(jié)果如圖5所示。

    通過圖5可以發(fā)現(xiàn)單脈沖信號(hào)的頻譜包含無窮多量的頻率，要想讓單脈沖不失真地通過濾波回路，則要求濾波器的帶寬為無窮大。這在實(shí)際中是不可行的，由于能量主要集中在主瓣，所以可以根據(jù)需要進(jìn)行選擇性地濾波。在實(shí)際應(yīng)用中如果不需要脈沖的上升沿信息，可以選取脈沖寬度的倒數(shù)作為濾波器的帶寬。
    在實(shí)際情況中，由于是針對(duì)單脈沖信號(hào)進(jìn)行處理，因此需要針對(duì)不同的脈寬情況進(jìn)行分析。對(duì)于窄脈沖情況，可設(shè)計(jì)帶寬相對(duì)大一些，而對(duì)于寬脈沖情況，則可選取相對(duì)較小的帶寬。
    在信號(hào)脈沖寬度變化范圍較大的情況下，若采用統(tǒng)一的濾波器帶寬對(duì)信號(hào)進(jìn)行處理，會(huì)導(dǎo)致在信號(hào)帶寬較窄時(shí)，有較多的帶外噪聲進(jìn)入到接收機(jī)，影響系統(tǒng)的信噪比，導(dǎo)致系統(tǒng)的靈敏度降低，降低了系統(tǒng)的動(dòng)態(tài)范圍。因此。對(duì)于窄脈沖情況，可以設(shè)計(jì)帶寬相對(duì)大一些，而對(duì)于寬脈沖情況，則可以選取相對(duì)較小的帶寬。
2．2．2 Matlab仿真結(jié)果
    采用Matlab對(duì)信噪比情況進(jìn)行仿真，輸入一150 MHz的中頻信號(hào)，信噪比為10 dB，采用不同通帶寬度和不同阻帶衰減的低通濾波器對(duì)信號(hào)進(jìn)行濾波，分析輸出信號(hào)信嗓比和信噪比增益情況，得到如表1所示的結(jié)果。

    通過仿真可以看出，帶寬越窄，阻帶衰減越大，信噪比增益越高。但是當(dāng)阻帶衰減大于30 dB后，信噪比提升不明顯。由于濾波器帶寬越窄對(duì)信號(hào)能量的減少越多，所以濾波器的帶寬不可以無限的小。
2．2．3 實(shí)現(xiàn)方法
    本系統(tǒng)實(shí)際處理中信號(hào)脈寬的范圍為0．2～150 μs。根據(jù)信號(hào)脈寬的不同將信號(hào)分為3類，分別為0.2～1μs，1～10μs，10～150μs。根據(jù)不同的脈寬，設(shè)計(jì)采用了3種不同帶寬的濾波器對(duì)信號(hào)進(jìn)行濾波，分別是5 MHz、1 MHz、0．1 MHz。濾波器設(shè)計(jì)原理如圖6所示。

    為了減小FPGA資源占用率，采用濾波器復(fù)用的方式進(jìn)行濾波器的設(shè)計(jì)，通過利用脈寬選擇信號(hào)SEL(2．O)對(duì)各級(jí)濾波器進(jìn)行選擇，最終實(shí)現(xiàn)對(duì)不同脈寬類型的信號(hào)進(jìn)行濾波；級(jí)間加入抽取模塊降低數(shù)據(jù)速率，有利于數(shù)字濾波器的設(shè)計(jì)；每級(jí)輸出Data1、Data2、Data3送入數(shù)據(jù)選擇輸出模塊MUX，通過SEL(2.0)選擇最終數(shù)據(jù)輸出Data_out。各級(jí)濾波器的時(shí)鐘采用PLL統(tǒng)一管理。
    通過采用使能信號(hào)EN1、EN2、EN3對(duì)濾波器進(jìn)行控制，可以減小系統(tǒng)功耗。同時(shí)，采用濾波器復(fù)用的方式，可以極大地減少所需硬件資源。
    濾波器的實(shí)現(xiàn)是用Matlab提供的FDATool工具設(shè)計(jì)濾波器，將濾波器的系數(shù)導(dǎo)出，然后將其導(dǎo)入QuarutsII提供的IP核中。濾波器組級(jí)間抽取倍數(shù)要保證抽取后的信號(hào)頻譜無混疊，抽取模塊使用D觸發(fā)器來實(shí)現(xiàn)即可，每個(gè)觸發(fā)器的時(shí)鐘、使能信號(hào)與下一級(jí)濾波器時(shí)鐘以及使能信號(hào)保持一致。

3 實(shí)驗(yàn)結(jié)果
    脈寬匹配濾波器輸出的I、Q信號(hào)經(jīng)過CORDIC算法得到各路信號(hào)的相位，然后計(jì)算各路之間的相位差，得到以下實(shí)驗(yàn)結(jié)果。
    用信號(hào)源產(chǎn)生兩路不同脈寬、150 MHz、相位差為0度的中頻信號(hào)。對(duì)相位差進(jìn)行提取，用Matlab對(duì)結(jié)果進(jìn)行處理，計(jì)算每?jī)陕返南辔徊罹岛蜆?biāo)準(zhǔn)差。實(shí)驗(yàn)結(jié)果見表2、表3和表4。表2為0．5μs的脈沖信號(hào)經(jīng)過一級(jí)濾波器的實(shí)驗(yàn)結(jié)果。表3為2μs的脈沖信號(hào)經(jīng)過第一級(jí)和第二級(jí)濾波器的實(shí)驗(yàn)結(jié)果，表4為20μs的脈沖信號(hào)經(jīng)過全部三級(jí)濾波器的實(shí)驗(yàn)結(jié)果。

    從表2、3、4中可以看出本設(shè)計(jì)可以正確地給出各路信號(hào)之間的角度，并且信號(hào)經(jīng)過的濾波器級(jí)數(shù)越多，相位差的標(biāo)準(zhǔn)差就越小，說明脈寬匹配濾波器的使用提高了接收機(jī)輸出信號(hào)的信噪比。

4 結(jié)論
    本文主要介紹了五通道數(shù)字接收機(jī)的軟硬件實(shí)現(xiàn)方法，整個(gè)設(shè)計(jì)采用一片F(xiàn)PGA作為系統(tǒng)的處理核心，五路模擬信號(hào)通過A／D芯片同步采樣送到FPGA。本系統(tǒng)主要采用基于多相濾波的正交變換理論，使用CORDIC以及FPGA中的IP核搭建軟件設(shè)計(jì)模塊，正交變換后面加入了脈寬匹配濾波器的設(shè)計(jì)，提高了輸出信號(hào)的信噪比。實(shí)驗(yàn)結(jié)果表明，系統(tǒng)具有精度高、結(jié)構(gòu)簡(jiǎn)單等性能。