基于CMOS工藝的新型集成運(yùn)算放大器設(shè)計(jì)
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集成電路，即integrated circuit，這是一種微型電子器件或部件，按功能可劃分為數(shù)字和模擬兩大類。而模擬集成電路一般用于模擬信號(hào)的產(chǎn)生和處理，有很多種種類，比如集成運(yùn)算放大器、集成鎖相環(huán)、集成功率放大器、集成數(shù)模和模數(shù)轉(zhuǎn)換電路等。其中集成運(yùn)算放大器是應(yīng)用最廣泛、品種與數(shù)量最多、在技術(shù)功能上通用型最大的一種線性集成電路。本文介紹了一種基于CMOS工藝的新型集成運(yùn)算放大器設(shè)計(jì)。
近年來(lái)，隨著微電子技術(shù)的快速發(fā)展，其在通信和計(jì)算機(jī)系統(tǒng)等方面都有了較快的發(fā)展和廣泛的應(yīng)用。傳統(tǒng)的雙極技術(shù)雖然具有多種優(yōu)點(diǎn)，但是其功耗和集成度卻不能適應(yīng)現(xiàn)代VLSI技術(shù)發(fā)展的需要。無(wú)論是單一的CMOS，還是單一的雙極技術(shù)都不能滿足VLSI系統(tǒng)多方面性能的要求。只有將這兩種技術(shù)融合在一起，才是VLSI發(fā)展的必然產(chǎn)物，本文介紹的新型集成運(yùn)算放大器設(shè)計(jì)就是基于這種思想。
一、電路圖設(shè)計(jì)
本文基于MCNC 0.5 μm CMOS工藝線設(shè)計(jì)了BiCMOS器件，其集成運(yùn)算放大器由輸入級(jí)、中間級(jí)、輸出級(jí)和偏置電路4部分組成。
輸入級(jí)由CMOS差分輸入對(duì)即兩個(gè)PMOS和NMOS組成;中間級(jí)為CMOS共源放大器;輸出級(jí)為甲乙類互補(bǔ)輸出。圖1為CMOS差分輸入級(jí)，可作為集成運(yùn)算放大器的輸入級(jí)。NMOS管M1和M2作為差分對(duì)輸入管，它的負(fù)載是由NMOS管M3和M4組成的鏡像電流源;M5管用來(lái)為差分放大器提供工作電流。M1管和M2管完全對(duì)稱，其工作電流IDS1和IDS2由電流源Io提供。
輸出電流IDS1和IDS2的大小取決于輸入電壓的差值VG1-VG2。IDS1和IDS2之和恒等于工作電流源Io。假設(shè)M1和M2管都工作在飽和區(qū)，那么如果M1和M2管都制作在孤立的P阱里，就沒有襯偏效應(yīng)，此時(shí)VTN1=VTN2=VT。忽略MOS管溝道長(zhǎng)度的調(diào)制效應(yīng)，差分對(duì)管的輸入差值電壓VID可表示為：
M2管和M4管構(gòu)成CMOS放大器，兩個(gè)管子都工作在飽和區(qū)，其電壓增益等于M2管的跨導(dǎo)gM2和M2，M4兩管的輸出阻抗并聯(lián)的乘積，即：
式(4)表明，該集成運(yùn)算放大器設(shè)計(jì)中CMOS差分放大器具有較高的增益。該增益隨電流的減少而增大;隨MOS管寬長(zhǎng)比的增加而增高;隨兩只管子溝長(zhǎng)高調(diào)制系數(shù)λ的減少而增加，所以設(shè)計(jì)時(shí)，應(yīng)盡可能增加溝道長(zhǎng)度，減小λ值，以此來(lái)提高CMOS的增益。偏置電路用來(lái)提供各級(jí)直流偏置電流，它由各種電流源電路組成。圖2為加上偏置電路的CMOS差分放大器。
圖2中，M5管為恒流源，用于為差分放大器提供工作電流;M6和M7管為恒流源偏置電路，用于為M5提供工作電流。其中，基準(zhǔn)電流為;
圖3為輸出級(jí)的最終結(jié)果，其中M6，M7，M10為偏置，Q4，Q5用來(lái)減小交越失真，Q1為輸出級(jí)的緩沖級(jí)。
二、 電路仿真
Aod是在標(biāo)稱電源電壓和規(guī)定負(fù)載下，運(yùn)算放大器工作在線性區(qū)，低頻無(wú)外部反饋時(shí)的電壓增益，Aod的值越大越好。圖4為輸入端V+的電壓波形。由圖可見V+的峰峰值為200 nV，輸入端V-的電壓為0。圖5為輸出波形(在Q3的集電極輸出)。
由圖5可見，輸出電壓的峰峰值為：
因此開環(huán)差模電壓增益為：
三、 版圖設(shè)計(jì)
該集成運(yùn)算放大器設(shè)計(jì)采用的是以CMOS工藝為基礎(chǔ)的BiCMOS兼容工藝。首先以外延雙阱CMOS工藝為基礎(chǔ)，在N阱內(nèi)增加了N+埋層和集電極接觸深N+注入，用以減少BJT器件的集電極串聯(lián)電阻阻值，以及降低飽和管壓降;其次用P+區(qū)(或N+區(qū))注入，制作基區(qū);再者發(fā)射區(qū)采取多晶硅摻雜形式，并與MOS器件的柵區(qū)摻雜形式一致，制作多晶硅BJT器件。由此可見，這種高速BiCMOS制造工藝原則上不需要增加其他的重要工序。
由于基準(zhǔn)電路不易調(diào)整，在設(shè)計(jì)版圖時(shí)將基準(zhǔn)部分外接。基于0.5μm CMOS工藝的運(yùn)算放大器版圖如圖7所示。
以上就是小編為您介紹的基于CMOS工藝的新型集成運(yùn)算放大器設(shè)計(jì)，該運(yùn)算放大器結(jié)合了CMOS工藝的一些優(yōu)點(diǎn)，具有驅(qū)動(dòng)力強(qiáng)的特點(diǎn)。通過(guò)將該放大器在Tanner Por軟件平臺(tái)上完成電路圖的繪制、仿真，并在MCNC 0.5μm CMOS工藝線上完成該電路的版圖設(shè)計(jì)，經(jīng)試驗(yàn)，運(yùn)算放大器的參數(shù)都達(dá)到了設(shè)計(jì)要求。
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