一種16位高速數(shù)模轉換器（DAC）的設計與實現(xiàn)

 隨著微電子技術的快速發(fā)展，數(shù)模轉換器(DAC)作為連接數(shù)字世界和模擬信號之間的橋梁正發(fā)揮著越來越重要的作用，而且現(xiàn)代計算機、無線通訊等信息產(chǎn)業(yè)的不斷進步，對DAC的速度、精度等性能指標也不斷提出更高的要求。

為滿足現(xiàn)代航天高科技產(chǎn)業(yè)對高速高精度DAC芯片的需求，本文基于Mixed-Signal(混合信號)CMOS工藝技術，設計了一個采用分段式電流舵結構的16位400MSPS的D/A轉換器，論文第二節(jié)在理論分析和電路設計基礎上確定了該DAC的系統(tǒng)結構及工作原理，第三節(jié)給出了電路中采用的自校準技術及其設計實現(xiàn)，流片后電路的實測結果在第四節(jié)予以說明，最后給出論文研究工作的簡要總結。

16位400M DAC的系統(tǒng)構架

在目前常用的DAC結構中普遍采用的是電流輸出型DAC，這是因為電流輸出有著速度快、電源利用率高、應用廣泛、輸出范圍寬等特點，使得該結構的DAC適合于高速高精度的設計要求。

要實現(xiàn)高速高分辨率的DAC，通常采用分段電流舵的結構，即溫度計碼和二進制碼相結合的控制結構。溫度計碼具有優(yōu)良的單調性但其復雜度、面積和功耗會隨著位數(shù)的增加而急劇增大，二進制碼具有結構簡單的特點但會影響DAC單調性和動態(tài)性能，所以需要在面積、功耗、復雜度和性能之間進行折衷。本論文所采用的分段電流舵DAC電路結構也是基于面積和電流源開關布線復雜性與電路性能之間的考慮，我們首先利用MATLAB仿真工具仔細研究了溫度計碼和二進制碼對整個電路系統(tǒng)性能的影響，并確定了整個DAC轉換器的分段比例，即在本論文所設計的DAC電路中采用了“7+4+5”的分段結構，其中高7位和中間4位分別采用單位電流源結構，而低5位則采用二進制加權電流源結構。

圖1 16位400M DAC的功能結構框圖

圖1所示為基于上述分段電流舵而設計的16位400M DAC的系統(tǒng)構架框圖。該電路主要由LVDS模塊、行譯碼與列譯碼模塊、帶隙基準源模塊、校準模塊、偏置電路、時鐘分配驅動模塊以及模擬開關與電流源陣列等部分組成。

在圖1中，Bit15~Bit0首先通過LVDS接收器[3]轉化成標準的CMOS信號，然后將其中的高7位二進制信號Bit15-Bit9通過譯碼器生成127路溫度計碼信號經(jīng)控制線去控制電流源;中間4位二進制信號Bit8-Bit5則通過譯碼器生成15路溫度計碼信號去控制相應電流源陣列;低5位二進制信號Bit4~Bit0則直接通過同步鎖存邏輯(DFF)去控制5個二進制電流源。

帶隙基準源模塊為整個電路系統(tǒng)提供了一個幾乎與環(huán)境溫度和電源電壓無關的精準電壓源。為了更好地與外部數(shù)據(jù)進行同步且確保轉換器具有16bit的精度，電路設計中還采用了電流校準模塊，利用電流校準模塊對高7位二進制信號Bit15-Bit9所控制的127個單位電流源進行必要的校準以確保其輸出電流的準確性。

如圖1所示，電路輸出電流的總量是由兩部分相加而成，即單位電流源和五個二進制加權電流相加組成。若最低位電流源的輸出電流為ILSB，則第二、三、四、五位的輸出電流依次為：2ILSB、4ILSB、8ILSB、16ILSB，即每高一位的電流源輸出電流分別為低一位的2倍，因此整個DAC低五位的總電流輸出為31ILSB，而高7位所控制的127個電流源中的每個電流源的輸出電流由下式給出：

Iunit=512ILSB (1)

由此可得到該DAC能夠輸出的總電流為：

Itotal=ILSB+2ILSB+4ILSB+8ILSB+16ILSB+32ILSB+…+127×512ILSB=65535ILSB (2)

在圖1中，IoutA和IoutB分別為DAC的兩個互補電流輸出端，當輸入的16位數(shù)字碼全為0時，IoutA輸出為0，而互補端IoutB輸出為滿量程電流Itotal，當16位輸入數(shù)字碼全為1時，IoutA為滿量程輸出，而互補端IoutB輸出為0，通過公式(3)和(4)我們可以求出不同輸入數(shù)字碼時所對應的模擬電流輸出值。

IoutA=(DAC INPUT CODE/65536)×Itotal (3)

IoutB=(65535-DAC INPUT CODE/65536)×Itotal (4)

在上式中，DAC INPUT CODE=0~65535。ILSB和Iunit的大小通常由基準電壓源和電流輸出管的尺寸來共同決定。如果把DAC的電流輸出端接電阻負載，那么可以直接將電流轉換成電壓輸出，由式(5)和(6)可以得到互補端的電壓輸出值。

VOUTA=IoutA×RLOAD (5)

VOUTB=IoutB×RLOAD (6)

最后總的差分輸出電壓為：

VDIFF=(IoutA-IoutB)×RLOAD (7)

由式(7)可以看出，采用差分電流輸出時，當把差分變單端應用時，可使輸出信號的幅度增加一倍，同時差分輸出可提高DAC轉換速度和動態(tài)特性。

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校準電路設計

長期以來，由于CMOS工藝中存在匹配誤差，完全依靠工藝本征匹配實現(xiàn)電流型CMOS DAC將很難超過10位精度，同時DAC的動態(tài)特性也會隨著時鐘頻率和信號頻率的增加而變差。

通過減小寄生電容、縮短建立時間仍是解決DAC電路中動態(tài)特性最直接有效的方法。但是為了保證DAC靜態(tài)特性，減少梯度誤差和隨機失配就需要增大晶體管尺寸和復雜的布局，這樣就會增大寄生電容和電阻，在提高靜態(tài)特性的同時會限制DAC采樣率和高頻性能。

為了能夠較好解決上述問題，我們可以采用校準技術，既能在保證電路高精度的同時減小電流源矩陣在DAC中所占的面積，又緩解了電路對版圖和工藝的嚴格要求。因此，校準技術在保證DAC靜態(tài)特性的同時能有效提高動態(tài)特性，同時還能降低電路對工藝、溫度的敏感性，保證DAC長期穩(wěn)定地工作。

圖2 自校準流程圖

本論文采用了一種新的適合高精度、高速度DAC電路的自校準技術。這種自校準技術能夠有效地校正各個電流源的失配，并降低對電流源輸出電阻的要求。圖2所示為我們采用的數(shù)字自校準方案的流程圖。從該流程圖中可見，在這個自校準的過程中，我們首先將待校準量與參考值進行比較，比較后的結果經(jīng)一個ADC轉換后存儲到靜態(tài)數(shù)據(jù)存儲器(RAM)中,由此形成一個唯一對應的數(shù)字校準信號再送到一個校準的DAC中，最后完成待校準量的自校準。

圖3 自校準電路原理圖

圖3所示為實現(xiàn)上述自校準過程的電路原理圖，為了保證整個DAC電路具有16位的線性度，芯片設計中內置了132個用來校準電流源輸出線性度的DAC，它們分別是圖中的127路高7位電流源，1路低9位的總電流源和4路用于調整輸出增益的電流源，另外還有一路基準電流源。當進行自校準時，開關的行列選擇電路將每一路電流源按順序選通到比較器的輸入端和基準電流源進行比較，比較后的結果經(jīng)數(shù)字邏輯處理后將6位數(shù)字信號輸入到相應的校準DAC的6個輸入端。每路電流源都有一個校準DAC與其唯一對應，當選擇相應電流源時也就對應選上了相應的校準DAC，選擇DAC也需要相應的行列選擇電路進行按順序的選定。當一路電流源完成校準后，其唯一對應的校準DAC的6位數(shù)字值也已經(jīng)確定并存在了靜態(tài)存儲器中，也就是所需調整的電流量已經(jīng)加在了相應的電流源上。高7位中的每路電流源都有一個校準DAC來進行輸出電流調整，低9位則是進行整體的電流調整，高7位和低9位電流源輸出的電流經(jīng)校準DAC校準后通過模擬開關陣列最終輸出到差分電流輸出端。另外還有4路電流源是用于設定整個電路輸出電流范圍的，這4路電流源經(jīng)相應的4個增益校準DAC校準后，其總輸出電流流過電阻RESET后可調整整個DAC的輸出電流增益。

圖4 自校準過程仿真波形圖

圖4給出了上述自校準過程的仿真波形，從圖中的仿真結果我們可以看到，待校準電流源的輸出在不斷趨近基準電流源的輸出，并且這個過程在不斷地重復，直至所有的電流源均校準完畢為止。所有校準完畢的電流源最后經(jīng)電流源開關陣列輸出到差分電流輸出端，這樣就完成了整個電流源的校準過程。通過上述自校準過程，既保證了整個電路輸出的線性度，同時也調整了電路輸出的增益誤差，優(yōu)化了輸出特性。

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整體測試結果和電路概貌

基于0.25微米混合信號CMOS工藝技術，并采用上述自校準電路設計方案，我們完成了一個采用分段式電流舵結構的16位400MSPS的D/A轉換器芯片的版圖設計，如圖5所示，該電路芯片尺寸為4.9×4.9mm2，整個DAC電路一共有110個壓焊塊。目前該電路已經(jīng)成功完成工藝流片，電路測試評估板的實物照片如圖6所示。

圖5 DAC芯片的版圖示意圖

圖6 電路測試評估板

圖7 系統(tǒng)的SFDR結果圖(不帶校準)

圖8 系統(tǒng)的SFDR結果圖(帶校準)

對封裝后的DAC電路進行的初步測試結果表明，該DAC電路工作正常。圖7為系統(tǒng)不帶校準的實測SFDR，圖8為系統(tǒng)帶校準后的實測SFDR?？梢娊?jīng)過自校準后，電路的SFDR提升了十幾個dB，并且諧波也明顯減小。

表1 400MHz時鐘下，自校準后的轉換測試結果統(tǒng)計表

我們對該DAC芯片還進行了其它各項指標的測試，電路在400MHz時鐘頻率下經(jīng)過自校準后的測試結果如下表1所示。由表中各項測試數(shù)據(jù)可見，該芯片的各項性能參數(shù)指標優(yōu)異，表明整個DAC芯片的性能良好。

總結

基于0.25微米Mixed-Signal CMOS制造工藝，本文設計并實現(xiàn)了一個高速高精度單片集成化的數(shù)模轉換器(DAC)。論文中的DAC電路采用分段式電流舵結構，其時鐘的采樣頻率為400MHz，分辨率為16Bit。電路設計中還采用了電流校準技術，既保證了DAC電路的高精度，也減小了梯度誤差的影響。實際流片后的測試結果表明，自校準技術的采用可使DAC

電路的精度和性能得到大幅度的提升，芯片的輸出諧波也明顯減小。本DAC產(chǎn)品是我們在高速高精度DAC電路研制方面的一次嘗試，它的研制成功為我們今后研制開發(fā)性能更加優(yōu)異的數(shù)模轉換器產(chǎn)品打下了良好的技術基礎。