基于AD9680的寬帶高動(dòng)態(tài)全數(shù)字雷達(dá)接收機(jī)設(shè)計(jì)

摘要：針對(duì)某寬帶雷達(dá)數(shù)字接收機(jī)對(duì)帶寬、動(dòng)態(tài)、處理速度、多通道等指標(biāo)的需求，設(shè)計(jì)了一種基于新型ADC器件AD9680的寬帶高動(dòng)態(tài)全數(shù)字雷達(dá)接收機(jī)驗(yàn)證平臺(tái)。文中首先在搭建的平臺(tái)上對(duì)AD9680進(jìn)行全帶寬模式和數(shù)字下變頻模式的性能驗(yàn)證與結(jié)果分析，根據(jù)分析結(jié)果提出改善AD9680動(dòng)態(tài)性能的方案;其次，對(duì)AD9680兩個(gè)通道之間的同步性做了驗(yàn)證，并提出了一種針對(duì)雙通道時(shí)間偏差的優(yōu)化方法。各項(xiàng)結(jié)果表明，AD9680能滿足某寬帶雷達(dá)的應(yīng)用需求。

關(guān)鍵詞 AD9680;寬帶雷達(dá)數(shù)字接收機(jī);JESD204B;數(shù)字下變頻;雙通道同步

現(xiàn)代雷達(dá)數(shù)字接收機(jī)的特點(diǎn)是環(huán)境化、模塊化，日益復(fù)雜的電磁環(huán)境要求寬帶數(shù)字接收機(jī)必須具備以下功能：大瞬時(shí)帶寬、實(shí)時(shí)信號(hào)接收、大動(dòng)態(tài)范圍、高靈敏度和頻率分辨能力?；谲浖o(wú)線電的寬帶雷達(dá)數(shù)字接收機(jī)射頻前端通過(guò)專用ADC(Analog—to—DigitalConverter)芯片對(duì)射頻信號(hào)直接采樣，增加了射頻前端的靈活性，減少了模擬環(huán)節(jié)。某雷達(dá)升級(jí)改進(jìn)要求系統(tǒng)的量化位數(shù)達(dá)到14位，采樣率為1GSample·s-1，能從水平與垂直兩個(gè)極化通道采集頻段為1.2～1.4 GHz的射頻信號(hào)。文獻(xiàn)實(shí)現(xiàn)了等效采樣速率可達(dá)10GSample·s-1的4通道數(shù)字式脈沖超寬帶雷達(dá)信號(hào)接收;文獻(xiàn)實(shí)現(xiàn)了基于拼接采樣技術(shù)的寬帶數(shù)字接收機(jī)，能對(duì)帶寬1.2 GHz的模擬信號(hào)以采樣率3.2 GSample·s-1采樣;但其的量化位數(shù)均只有10位，能滿足該雷達(dá)需求的數(shù)字接收機(jī)未見(jiàn)報(bào)道。

本文采用由AD公司生產(chǎn)的新型ADC器件AD9680，該芯片具有兩個(gè)數(shù)據(jù)輸入通道，量化位數(shù)14 bit，采樣率1GSample·s-1，支持高達(dá)2 GSample·s-1的射頻信號(hào)直接采樣，且內(nèi)部集成4個(gè)寬帶抽取濾波器和12位數(shù)控振蕩器(Numerically Controlled Oscillator，NCO)、采用JESD204B高速串行輸出接口協(xié)議。不僅能滿足某射頻雷達(dá)對(duì)上述指標(biāo)的需求，且還具有多頻段接收、小型化、低功耗的特點(diǎn)。

1 系統(tǒng)簡(jiǎn)介

為滿足某寬帶射頻雷達(dá)的需求，設(shè)計(jì)了一款基于AD9680的仿真和驗(yàn)證平臺(tái)，該平臺(tái)由型號(hào)為AD9680—1000EBZ的AD9680采集板和型號(hào)為ADS7-V1EBZ的FPGA(Field Programm able Gate Array)載板組成。系統(tǒng)框圖及硬件驗(yàn)證平臺(tái)如圖1和圖2所示。

2 性能驗(yàn)證、分析與改善

首先是程序的編寫(xiě)，AD9680的高速串行協(xié)議JESD204B通過(guò)代碼組同步、SYNCINB±、ILAS、用戶數(shù)據(jù)和錯(cuò)誤校正建立鏈路同步，輸出串行線速率為每通道10 Ghit·s-1或5 Gbit·s-1。JESD204B鏈路建立的關(guān)鍵參數(shù)有：轉(zhuǎn)換器數(shù)M、物理通道數(shù)L、每幀的8為字?jǐn)?shù)F、每個(gè)多幀的幀數(shù)K以及轉(zhuǎn)換器分辨率N和每個(gè)樣本使用的位數(shù)N’，本系統(tǒng)依據(jù)以上參數(shù)進(jìn)行串行線速率及FPGA GTX(Gigabit Transceiver X)參考時(shí)鐘配置。

2.1 全帶寬模式

某雷達(dá)工作頻段存在較強(qiáng)的干擾，對(duì)ADC的瞬時(shí)動(dòng)態(tài)要求較高，因此對(duì)ADC采樣率和分辨率的要求也較高。所以本文在配置滿量程信號(hào)輸入、采樣點(diǎn)數(shù)、SPI軟復(fù)位、JESD20 4B關(guān)鍵參數(shù)值等后得到全帶寬模式下的FPGA數(shù)字信號(hào)輸出并對(duì)其進(jìn)行ADC性能計(jì)算，結(jié)果如圖3和圖4所示。

圖4中采樣信號(hào)的頻率范圍由系統(tǒng)的3個(gè)帶通濾波器決定，分別為260～460 MHz，1 170～1 290 MHz，1 570～1 610 MHz。射頻數(shù)字化接收機(jī)動(dòng)態(tài)設(shè)計(jì)時(shí)要求接收機(jī)模擬射頻通道動(dòng)態(tài)與接收機(jī)輸入信號(hào)及ADC的動(dòng)態(tài)相匹配。這就要求接收機(jī)增益設(shè)計(jì)時(shí)最大輸入信號(hào)不致ADC 飽和，同時(shí)最小信號(hào)輸入并經(jīng)過(guò)射頻前端增益放大后能被ADC充分量化。故本文在接收機(jī)大線性動(dòng)態(tài)范圍設(shè)計(jì)時(shí)主要考慮合理分配接收機(jī)各級(jí)增益和選擇動(dòng)態(tài)范圍大的器件。另通過(guò)分析知調(diào)節(jié)電路輸入端端接阻抗、模擬差分輸入電壓、輸入緩沖電流可改善輸出數(shù)據(jù)的動(dòng)態(tài)性能。首先，合理的輸入阻抗可滿足驅(qū)動(dòng)器、放大器的端接需求，阻抗小的情況下模擬信號(hào)輸入幅度減小，ADC性能變差，雖然諧波分量同時(shí)可能得到改善。其次，隨著信號(hào)頻率的增加，適當(dāng)?shù)販p小模擬差分輸入電壓，增加輸入緩沖電流，可達(dá)到抑制噪聲分量，保護(hù)差分信號(hào)的線性，改善ADC動(dòng)態(tài)性能的效果。實(shí)測(cè)過(guò)程中發(fā)現(xiàn)在某射頻雷達(dá)所需的帶寬1 200～1 400 MHz范圍內(nèi)，固定輸入端接阻抗為400 Ω，模擬差分電壓為1.46Vp-p，并適當(dāng)調(diào)節(jié)緩沖電流可得到最優(yōu)的ADC性能。優(yōu)化后的結(jié)果如圖4所示，系統(tǒng)有效位數(shù)>8.4位，SFDR 值>64.5 dB，可滿足實(shí)際項(xiàng)目中ADC器件選型一方面要達(dá)到特定指標(biāo)需求，另一方面要具備較好的動(dòng)態(tài)性能的要求。

2.2 下變頻模式

射頻數(shù)字化接收機(jī)的變頻和濾波等都在數(shù)字域?qū)崿F(xiàn)，為了適應(yīng)不同頻段信號(hào)接收和信道化通道數(shù)的要求，本系統(tǒng)采用內(nèi)置4個(gè)數(shù)字下變頻器DDC0-DDC3的 AD9680對(duì)回波進(jìn)行采集和處理。本文對(duì)AD9680在DDC模式下的性能進(jìn)行驗(yàn)證、分析和改善，具體過(guò)程如下：外部時(shí)鐘輸入后，通過(guò)設(shè)置DDC抽取倍數(shù)、NCO相位值、JESD204B關(guān)鍵性能參數(shù)等得到輸入信號(hào)的FPGA數(shù)據(jù)輸出，計(jì)算輸出數(shù)據(jù)的ADC性能值并對(duì)其進(jìn)行分析和改善。部分頻點(diǎn)抽取后頻譜及性能如圖5和圖6所示。

隨著抽取倍數(shù)的提高，系統(tǒng)的重構(gòu)速度變快。在經(jīng)過(guò)AD9680內(nèi)置的DDC模塊后，頻段為1.2～1.4CHz的信號(hào)其滿量程FPGA數(shù)據(jù)輸出SNR(Signal Noise Ratio)值可達(dá)63 dBFs，ENOB可達(dá)10位，可保證前端輸入噪聲加信號(hào)能夠被ADC充分量化。驗(yàn)證過(guò)程發(fā)現(xiàn)系統(tǒng)存在以下兩個(gè)問(wèn)題：在過(guò)采樣和濾波條件下，DDC理想SNR改善為

，即2倍抽取時(shí)理想SNR和全帶寬模式相近，在2倍抽取的基礎(chǔ)上抽取倍數(shù)每提高一倍，相應(yīng)復(fù)數(shù)輸出數(shù)據(jù)或上變頻后實(shí)數(shù)輸出數(shù)據(jù)的理想SNR性能值提高3 dB，而圖6中SNR性能值實(shí)際只提高了約2.5 dB;部分頻點(diǎn)2倍抽取時(shí)性能明顯偏低，如圖6中的1 601 MHz輸入信號(hào)。分析可知，影響問(wèn)題1的主要因素是濾波器的性能，影響問(wèn)題2的主要因素是在2倍抽取的有效帶寬范圍內(nèi)混入了雜波。

(1)系統(tǒng)在進(jìn)行2n倍抽取時(shí)信號(hào)先后經(jīng)過(guò)濾波器HB(n)，HB(n-1)…HB1，n=4，3，2，1，由此，HB1是濾波器的最后一級(jí)。本文以 HB1濾波器為例，分析隨著抽取倍數(shù)的變大，實(shí)際SNR性能值應(yīng)提高的幅度。系統(tǒng)采用的HB1濾波器有55個(gè)抽頭系數(shù)，其濾波器響應(yīng)如圖7所示。

2n倍抽取后信號(hào)帶寬為fs/2n，圖中濾波器在抗混疊抑制要求>85 dB時(shí)，保護(hù)帶寬為fs/2n×38.9%，即(fs/2n×50%，fs/2n×61.1%)的噪聲分量在一定程度上會(huì)混入 (fs/2n×38.9%，fs/2n×50%)。由圖7可看出，濾波器在(fs/2n×50%，fs/2n×61.1%)這段頻率范圍的響應(yīng)近似為一條斜線，即近似濾除該頻段一半的噪聲分量。故2n倍抽取時(shí)HB1濾波器在前一級(jí)濾波器的基礎(chǔ)上對(duì)性噪比的實(shí)際改善為

，即2.55 dB。實(shí)際中噪聲分量不是絕對(duì)均勻的，某些點(diǎn)頻信號(hào)的噪聲分量可能存在偏大或偏小的情況，但實(shí)測(cè)結(jié)果與本文計(jì)算的實(shí)際SNR性能改善值差別較小。

(2)由前面的分析知DDC2倍抽取的SNR性能值應(yīng)稍大于全帶寬模式，而圖6中當(dāng)輸入信號(hào)為1601MHz時(shí)，2倍抽取的ADC性能值明顯偏低。為此，對(duì)系統(tǒng)輸入信號(hào)的DDC 2倍抽取進(jìn)行Matlab仿真，發(fā)現(xiàn)2倍抽取性能變差的主要原因是鏡像分量的混入：采集信號(hào)先后經(jīng)過(guò)頻率為fNCO的數(shù)控振蕩器和半帶抽取濾波器做數(shù)據(jù)輸出。當(dāng)信號(hào)與其的鏡像分量與NCO進(jìn)行運(yùn)算后同時(shí)出現(xiàn)在濾波器HB1的通帶內(nèi)或鏡像分量在HB1的過(guò)度帶內(nèi)時(shí)，濾波器無(wú)法將其濾除干凈，鏡像分量混入2倍抽取后信號(hào)的有效帶寬內(nèi)，導(dǎo)致輸出數(shù)據(jù)的ADC性能變差。為了實(shí)現(xiàn)某雷達(dá)頻段的射頻信號(hào)直接采樣，必須采用帶通采樣或欠采樣，因此需采用模擬抗混疊濾波器來(lái)抑制其他奈奎斯特頻帶的干擾或噪聲，防止干擾混疊或噪聲折疊對(duì)輸出信噪比的影響。

2.3 系統(tǒng)同步性驗(yàn)證

寬帶雷達(dá)數(shù)字接收機(jī)多個(gè)通道之間的相位差大小決定后期成像質(zhì)量的優(yōu)劣。本系統(tǒng)用功分器將信號(hào)源輸入在2 GHz以下的信號(hào)分成兩路輸送給ADS7-V1EBZ的通道A和通道B，對(duì)輸入信號(hào)進(jìn)行全帶寬和數(shù)字下變頻模式數(shù)據(jù)采集，采用正弦信號(hào)在時(shí)域上的自相關(guān)和互相關(guān)計(jì)算兩個(gè)通道輸出數(shù)據(jù)間的增益誤差和時(shí)間偏差。分析知延時(shí)誤差由以下幾個(gè)因素導(dǎo)致：(1)兩個(gè)輸入信號(hào)在電路板上的布線差異。(2)AD9680芯片內(nèi)部?jī)蓚€(gè)通道問(wèn)的差異。(3)信號(hào)經(jīng)過(guò)功分器和接線后產(chǎn)生時(shí)間誤差。以上使兩個(gè)通道輸出數(shù)據(jù)相位和頻率不完全同步的因素可通過(guò)下列方法進(jìn)行改善：1)優(yōu)化電路設(shè)計(jì)。2)調(diào)節(jié)NCO相位值。3)算出功分器和接線的延遲誤差并將其去除。本文去除了由功分器和接線造成的延遲誤差并對(duì)系統(tǒng)下變頻的NCO相位值進(jìn)行了調(diào)整，優(yōu)化后的雙通道延遲誤差如表1所示。

其中，f0為輸入信號(hào)頻率;△tAB和GA/B分別為兩個(gè)通道之間的時(shí)間偏差和增益誤差。為減小對(duì)后期成像的影響，需消除雷達(dá)系統(tǒng)的通道相位失真，即在實(shí)現(xiàn)雙通道回波的高速采集和處理的同時(shí)需要達(dá)到一定的相位一致條件。本設(shè)計(jì)的通道A和B分別對(duì)應(yīng)某雷達(dá)的水平和垂直兩個(gè)極化通道，改善后的雙通道延時(shí)誤差在 45 ps以下，滿足接收機(jī)的應(yīng)用需求。

3 結(jié)束語(yǔ)

本文通過(guò)分析基于AD9680的寬帶雷達(dá)數(shù)字接收機(jī)驗(yàn)證平臺(tái)的基本特點(diǎn)及兩種工作方式，結(jié)合雷達(dá)系統(tǒng)的實(shí)際要求，對(duì)系統(tǒng)FPGA輸出數(shù)據(jù)進(jìn)行性能驗(yàn)證、分析、驗(yàn)證和改進(jìn)。并對(duì)ADS7-V1EBZ兩個(gè)信號(hào)輸入通道間的同步做了驗(yàn)證與分析，提出了雙通道延時(shí)誤差的改善方案。結(jié)果表明，新型 ADC器件AD9680在實(shí)際應(yīng)用中具有高精度、高速度、動(dòng)態(tài)范圍大、靈活性強(qiáng)、雙通道同步性能良好等特點(diǎn)，可滿足某雷達(dá)對(duì)射頻前端數(shù)字接收機(jī)的性能需求。下一步研究將繼續(xù)完善雙通道相位和幅度一致性校正、通過(guò)優(yōu)化電路設(shè)計(jì)改善ADC的性能、將AD9680成功應(yīng)用于某射頻雷達(dá)中。