基于G.723標準數字錄音系統(tǒng)設計
如果要將其錄音以數字形式的數據保存,則應將其模擬錄音信號變換成數字形式的數據,這就給原始數據的保存帶來諸多不便。因此,筆者按G.723標準設計了一種數字錄音機,它以ADSP-2181作為語音處理器和系統(tǒng)控制器,取消了普通錄音機的機械部分和磁帶,以大容量的閃速存儲器(Flash RAM)作為數字語音數據存儲器。該樣機體積很小,錄音時間長,沒有機械噪聲及機械故障,很有實用價值。
G.723算法對語音信號有很好的編解碼效果,同時也可處理音樂和其它聲音信號,典型輸入是64kb/s(8k%26;#215;8)或128kb/s(8k%26;#215;16)的A律或μ律的PCM采樣語音信號。每次處理一幀語音信號,每幀240個采樣點(30ms)。在5.3kb/s的碼率下,每幀語音被壓縮成20個字節(jié)傳輸;在6.3kb/s的碼率下,每幀語音被壓縮成24個字節(jié)傳輸。
1.2 數字錄音系統(tǒng)的結構框圖
系統(tǒng)框圖主要由圖1所示的五部分組成。
AD73311是一種可編程的數據轉換器,內含五個8位控制寄存器CRA~CRE,用于設定工作狀態(tài),控制輸入輸出。AD73311通過串行口與處理器接口,傳送的是16位數據,有五種工作模式,分別為:程序模式、數據模式、混合模式、模擬環(huán)路模式、數字環(huán)路模式。其中前三種是正常的工作模式,后兩種是調試模式,僅在調試時使用。五種工作模式由內部的控制寄存器A中的四位(CRA0~3)控制。
程序模式:AD73311啟動或重置后即工作于程序模式,此時AD73311串行口輸入的數據將作為命令字以初始化內部控制寄存器組,之后AD73311根據初始化命令字進入相應的工作模式,在此之前AD73311串行口輸出的碼字是無效的。數據模式:此時AD73311串行口輸出的是A/D轉換的16位數據,輸入的是D/A轉換的16位數據。AD73311一旦進入數據模式,就不能再得到控制信息,所以就永遠處于這一模式,除非重啟動。這時硬件上可采用發(fā)送接收幀同步信號同步方式。混合模式:此時16位碼字可能是控制字,也可能是數據。碼字的最高位MSB用來標識這個碼字是控制命令字(MSB=1)還是數據(MSB=0,低15位是有效數據)。在混合模式下,ADSP-2181可以根據系統(tǒng)的運行狀況適時改變AD73311的工作參數,如放大器的放大倍數等。這時硬件上可采用發(fā)送接收幀同步信號異步方式,便于ADSP-2181的自主控制。
AD73311控制采樣率由時鐘分頻電路完成。時鐘分頻電路將從DMCLK引腳輸入的外部時鐘頻率MCLK通過主頻時鐘因子分頻為內部時鐘頻率DMCLK,MCLK有五種頻率選擇,由內部控制寄存器B中的CRB4~6三位控制。DMCLK決定了AD73311的采樣頻率,它也是AD73311串行口的幀同步頻率。DMCLK再經串行時鐘分頻因子分頻為串行時鐘頻率SCLK,DMCLK有四種選擇,由內部控制寄存器B中的GRG2~3兩位控制。
通過編程控制寄存器D,可控制輸入輸出的增益。輸入增益IG可在0~38dB之間調整,輸出增益OG可在-15~6dB之間調整。AD73311的具體編程流程圖如圖3所示,控制程序如下: AX0=DM(0x3fe5); {For 2181-PF0 connect with AD73311-RESET} AR=AX0 AND 0XFFFE; {PF0 pin reset} DM(0x3fe5)=AR; {RESET AD73311 to program} NOP; {Delay} NOP; NOP AX0=DM(0x3fe5); AR=AX0 or 0X0001; {2181-PF0 SET} DM(0x3fe5)=AR; {ready to program} ax0=0x82f9; {寫控制寄存器CRC,5V電源,使能ADC和DAC} tx0=ax0; IDLE; ax0=0x811b; {寫控制寄存器CRB,分頻,設置8K采樣率} tx0=ax0; IDLE; ax0=0x8320; {寫控制寄存器CRD,輸出輸入增益為0} tx0=ax0; IDLE; ax0=0x8400; {寫控制寄存器CRE,DAC延遲量為0} ax0=ax0; IDLE; ax0=0x8001; {寫控制寄存器CRA,進入數據傳輸模式} tx0=ax0; IDLE; 2.2 閃速存儲器與ADSP-2181的接口電路閃速存儲器采用韓國三星公司生產的KM29 N32000,容量為4M%26;#215;8=32Mbit,分成512塊,每塊有16頁,每頁528個字節(jié)??蛇M行100萬次擦寫,數據保存時間為10年,通過編程可自動進行擦寫。這里用于保存錄音數據,其數據保存不需要充電維持。
3 系統(tǒng)控制軟件設計
ADSP21XX系列提供了一整套軟件開發(fā)工具及相應的仿真器開發(fā)平臺,給系統(tǒng)的調試與仿真提供了極大的方便。軟件開發(fā)系統(tǒng)包括系統(tǒng)建造器、帶運行時時間庫的C編譯器、匯編器、連接器、PROM劃分器等。通過編譯連接匯編源程序,可以生成EXE文件。此文件是存儲映像文件,可以加載到仿真器上進行仿真;調試成功后,通過PROM劃分器和EPROM燒制設備可以寫入EPROM,系統(tǒng)復位時DSP加載EPROM程序便可自動運行,控制整個系統(tǒng)的工作。系統(tǒng)軟件設計采用自舉和中斷控制兩種方式。自舉方式系統(tǒng)一上電,ADSP-2181讀取EPROM中的程序,自動運行程序去控制整個系統(tǒng)工作。
中斷控制利用了ADSP-2181的兩個中斷,即sport0接收中斷和timer中斷。ADSP-2181的sport與AD73311相連。當得到一個采樣數據時,產生一個接收中斷,ADSP-2181讀取便得到采樣數據。由于sport0是全雙工的,當產生接收中斷時,同時可以發(fā)送數據,一方面在錄音時可以得到回放效果;另一方面則在播放時可直接發(fā)送數據,而對采樣數據置之不理,這樣便于解碼數據以固定的碼率回放。Timer中斷定時檢測外部控制引腳狀態(tài),包括錄音、放音、快放及碼率轉換4個引腳,每個引腳的0/1狀態(tài)對應兩種控制,即開始錄音/停止錄音、開始放音/停止放音、5.3kbps/6.3kbps碼率轉換及快放狀態(tài),共有七個狀態(tài)。 DSP匯編語言的結構與ASM匯編語言類似,其開頭部分對應中斷向量表。工作在中斷方式時,則向量表對應中斷處一般為一條跳轉語句;產生中斷時,則跳到相應語句執(zhí)行中斷控制功能。主程序的中斷設置部分如下: JUMP start;NOP;NOP;NOP; {reset start interrupt} RTI;NOP;NOP;NOP; {IRQ2} RTI;NOP;NOP;NOP; {IRQL1} RTI;NOP;NOP;NOP; {sport0 transmit} JUMP sportReceive;NOP;NOP;NOP; {sport0 receive} RTI;NOP;NOP;NOP; {IRQE} RTI;NOP;NOP;NOP; {BDMA} RTI;NOP;NOP;NOP; {sport1 transmit} RTI;NOP;NOP;NOP; {sport1 receive} JUMP settimer;NOP;NOP;NOP; {timer interrupt} RTI;NOP;NOP;NOP; {PowerDown} sporto和timer中斷控制說明如下: (1)sporto接收數據中斷在程序中,數據處理集中在此進行。主要過程是:在錄音時,每收到240個采樣數據,就進行G.723編碼,將編碼結果保存到閃速存儲器中;在播放時,每次讀取24個數據,將讀取的數據進行解碼,再通過串行口發(fā)送出去,經揚聲器還原成語音信號。其流程如圖6所示。(2)timer中斷 timer中斷用來檢測用戶的控制信息及顯示運行時間信息。用戶控制有4個,即碼率選擇、錄音控制、放音控制及快退控制。對應這4個控制引腳,初始設定為輸入態(tài),然后通過檢測各個引腳的電平設定工作態(tài)。其流程如圖7所示。
4 系統(tǒng)調試
系統(tǒng)調試要使用AD公司提供的ADSP21XX系列的整套軟件開發(fā)工具和仿真器。筆者使用ADSP-2181-EZ-ICE仿真器進行調試。仿真器上自帶33MHz的2181,調試支持20個斷點,可單步、設斷點和全速運行,可隨時觀察和修改寄存器和存儲單元的值。仿真器上提供了一個14針的仿真接口,仿真器通過此接口仿真控制目標系統(tǒng)。仿真器與計算機間有一個RS-232接口,通過數據進行連到計算機的串行口上,在仿真器開發(fā)平臺上就可以進行軟件調試。系統(tǒng)調試時遇到的主要問題是存儲器讀寫及LCD的顯示問題。開始時發(fā)現寫進閃速存儲器的數據與讀出的數據不符。經仔細分析,發(fā)現是由于沒有嚴格按照閃速存儲器的讀寫操作時序進行編程,或是延遲量不夠,或是兩個信號的先后次序弄反了,數據可能根本沒有寫進去,讀出的數據當然是錯的。在嚴格按照其說明書的時序進行編程控制后,數據的讀寫擦除操作完全正常。在播放錄音數據時,曾出現聲音跳變不連續(xù)的問題,經分析發(fā)現原因在于地址定位時出錯。因為對閃速存儲器擔任時每次讀寫都是一幀數據,而編解碼時一次操作的數據為20/24個字節(jié),兩者長度不一樣,需要進行轉換操作。
本系統(tǒng)中ADSP-2181處理器的機器周期為30ns,經設定最大的等待周期為7機器周期后也才有240ns,而LCD的工作使能脈寬至少要300ns。因此在硬件上增加了一單穩(wěn)延遲電路,這樣便解決了此問題。