一種超低功耗、容錯的靜態(tài)隨機存儲器設計

摘要：為了減輕輻射環(huán)境中靜態(tài)隨機存儲器(SRAM)受單粒子翻轉(SEU)的影響以及解決低功耗和穩(wěn)定性的問題，采用TSMC 90 nm工藝，設計了一款可應用于輻射環(huán)境中的超低功耗容錯靜態(tài)隨機存儲器。該SRAM基于雙互鎖存儲單元(DICE)結構，以同步邏輯實現(xiàn)并具有1 KB(1 K×8 b)的容量，每根位線上有128個標準存儲單元，同時具有抗SEU特性，提高并保持了SRAM在亞閾值狀態(tài)下的低功耗以及工作的穩(wěn)定性。介紹了這種SRAM存儲單元的電路設計及其功能仿真，當電源電壓VDD為0．3 V時，該SRAM工作頻率最大可達到2．7 MHz，此時功耗僅為0．35μW；而當VDD為1 V時，最大工作頻率為58．2 MHz，功耗為83．22μW。

關鍵詞：靜態(tài)隨機存儲器；雙互鎖存儲單元；單粒子翻轉；電路設計

作為半導體存儲器大家族的主要成員，SRAM是世界上應用最廣泛的存儲器，它是數(shù)字處理、信息處理、自動控制設備中不可缺少的部件。隨著空間技術的快速發(fā)展，越來越多的SRAM器件被應用到各類航天器和衛(wèi)星的控制系統(tǒng)中。這些電子系統(tǒng)的微電子器件，除了具有高可靠性要求外，還需要具有低功耗以及抗輻射能力。隨著晶體管特征尺寸的不斷減小，集成電路集成度和速度的提高，芯片的功耗也越來越大，然而高功耗會降低電路的可靠性并影響芯片的使用壽命。所以大規(guī)模集成電路(LSI)需要降低功耗并提高其可靠性。一些研究報道表明，減少半導體器件整體功耗的一個有效途徑是降低電源電壓(VDD)，因此使VDD降低到亞閾值范圍可以使CMOS晶體管達到良好的超低功耗性能。然而隨著VDD和閾值電壓的降低，SRAM功耗降低，工作速度得到提高，但同時也對存儲單元的靜態(tài)噪聲容限(SNM)產(chǎn)生不利的影響。SNM是使存儲單元狀態(tài)翻轉的最小直流噪聲電壓，其決定了存儲單元的穩(wěn)定性和SRAM的可靠性，影響SNM的因素主要有電源電壓，工藝缺陷和寄生電阻。具體設計中，盡量避免SNM下降的問題，在兼顧速度和功耗的前提下，以提高SNM，提高存儲單元的穩(wěn)定性。在某些情況下，甚至需要犧牲一些功耗來實現(xiàn)高穩(wěn)定性。

同時在輻射環(huán)境中的高能粒子(質子、中子、a粒子和其他重離子)轟擊微電子電路的敏感區(qū)時會引發(fā)單粒子效應(Single Event Effect，SEE)。輻射效應可能會引起電路工作的瞬時擾動，可能會改變電路的邏輯狀態(tài)，甚至引起器件和集成電路的永久損傷。這種由于粒子轟擊時產(chǎn)生的單粒子效應而改變存儲單元的邏輯狀態(tài)的現(xiàn)象，稱為單粒子翻轉。本文提出一種基于DICE的存儲單元，該結構在實現(xiàn)低功耗高穩(wěn)定性的同時，有效的克服了SEU效應。

對于整個SRAM設計而言，存儲單元是設計的核心，它對芯片的面積和功耗起主要作用，同時還影響工作的穩(wěn)定性，可靠性和速度。同時存儲單元也是對輻射效應最為敏感的部分，本文研究的超低功耗容錯存儲器就是基于這兩種目的設計的，超低功耗以及抗SEU。

1 基于DICE結構的SRAM單元電路的設計

抗輻射SRAM的設計主要有兩種思路：一種是采用特殊的工藝進行加固，如外延、SOI、SOS等；另一種是采用設計方法進行加固。隨著信息化時代的到來，人們提出了多種設計加固的SRAM單元電路，電路設計加固技術得到了輻射效應領域的廣泛認可。常規(guī)SRAM器件的基本存儲單元通常由6個晶體管(6 TRANSISTORS，6T)結構雙穩(wěn)態(tài)觸發(fā)器組成如圖1所示，不能滿足空間抗輻射要求。在加固存儲單元的設計中，DICE結

構(如圖2所示)能夠有效地減輕SEU效應，本文采用一種新型的基于DICE結構設計的SRAM存儲單元，它能實現(xiàn)抗SEU效應，提高系統(tǒng)的穩(wěn)定性，并保持在亞閾值電壓下SRAM低功耗的特點。

1．1 存儲單元概述

基于DICE結構設計的SRAM存儲單元如圖3所示，該單元由16T組成，其中DICE結構(N1～N4，P1～P4)比DICE結構多加的4個晶體管(N9～N12)用來進行讀操作，N5～N8用來進行寫操作。該存儲單元有兩個字線，WWL為寫字線用來進行寫操作，RWL為讀字線進行讀操作，控制傳輸管開關。BL與分別為位線和反位線。在正確的讀過程中，BL維持在它的預充電值，BL與上產(chǎn)生電位差，經(jīng)過靈敏放大器放大后輸出，從而實現(xiàn)從存儲單元中讀出存儲值。該單元采用一個四節(jié)點冗余結構，四個節(jié)點(A，B，C和D)保存著兩對互補形式的數(shù)據(jù)(亦即：“1010”或“01 01”)，這些數(shù)據(jù)通過傳輸門同時進行讀或寫操作。DICE單元通過雙節(jié)點反饋控制實現(xiàn)抗單粒子翻轉。這意味著四個節(jié)點中的每一個節(jié)點的邏輯狀態(tài)均由相鄰的兩個節(jié)點控制(如：A通過P2控制B并通過N1控制D，B通過P3控制C并通過N1控制A等)。8個單管反相器形成2個反饋環(huán)：順時針P管反饋環(huán)P1～P4和逆時針N管反饋環(huán)N4～N1。假設存儲單元處于“1”狀態(tài)(見圖3)，兩個反相器圈(N4～P1和N2～P3)處于導通狀態(tài)，形成兩個鎖存器(每個鎖存器由兩個交叉耦合的反相器組成)。而N1～P2和N3～P4處于截止狀態(tài)。N1～P2和N3～P1這4個晶體管構成2對雙向反饋電路并完成反饋互鎖功能，將N4～P1和N2～P3這兩個鎖存器隔離開。值得指出的是，由于反饋機制的存在，該SRAM單元具有很強的抗讀翻轉能力。

1．2 狀態(tài)分析

電路中，假設存儲單元處于保持狀態(tài)，同時數(shù)據(jù)以“0101”形式被存儲(即節(jié)點A，B，C和D分別保存數(shù)據(jù)“0101”)如圖3所示。如果一個粒子撞擊晶體管N2，此時N2上產(chǎn)生一個瞬態(tài)電流，使得節(jié)點B的電壓由高變低。那么，晶體管P3被打開從而驅動節(jié)點C。但是，由于晶體管N3的驅動能力強于晶體管P3，這一變化僅僅使節(jié)點C的電壓略有增加。同時，節(jié)點B的電壓由高變低又會使晶體管N1關斷，而節(jié)點A被晶體管P1和N1的漏電流所驅動。如果在瞬間發(fā)生極短時間的翻轉，節(jié)點B的電壓將保持原值。如上所述就是發(fā)生單粒子瞬態(tài)時的過程。

這一分析表明基于DICE結構的SRAM存儲單元具有抗SEU特性。

2 數(shù)據(jù)讀寫電路設計

該SRAM存儲器的具體工作過程描述如下：首先從10位地址輸入端(A0～A9)口把CPU發(fā)出的地址信號傳送進來，控制信號也一并傳送進來；然后譯碼器根據(jù)所給的讀／寫地址進行譯碼，譯碼后讀／寫控制信號把相應的字線打開，由讀／寫控制信號分別控制讀／寫過程。寫操作過程，數(shù)據(jù)輸入端口把準備好的數(shù)據(jù)寫進存儲位元；讀操作過程，BL與上產(chǎn)生電位差，經(jīng)過靈敏放大器(Sense Amplitier，SA)放大后輸出，從而實現(xiàn)從存儲單元中讀出存儲值，通過數(shù)據(jù)輸出端口，把存儲在位元中的數(shù)據(jù)讀出。

2．1 讀控制時序電路

讀操作分為兩個階段：等化階段和靈敏階段。在等化階段中，靈敏放大器將驅動兩條互補位線(BL和)上的電壓在同一水平上，這是為了實現(xiàn)更高的數(shù)據(jù)讀出速度。如果兩個位線上的電壓差與所需的位線電壓差相反，那么存儲單元將需要花更多的時間來驅動位線，以獲得足夠的電壓差。等化階段結束的同時，讀字線也將打開，開始讀取數(shù)據(jù)。完整的控制電路如圖4所示。

2．2 寫控制時序電路

相對于讀控制時序電路，寫控制電路簡單得多，因為它只需要接收輸入的數(shù)據(jù)到相應的BL和上。完整的寫控制電路如圖5所示。

3 仿真結果

本文提出的SRAM存儲單元為基于DICE結構的16T單元，采用TSMC 90 nm CMOS工藝，利用Cadence進行仿真，數(shù)據(jù)讀操作的波形如圖6所示，其中，CLK為時鐘信號，RD為數(shù)據(jù)讀信號(低電平有效)，RWL為讀字線，BL和分別是位線和反位線，DOUT為存儲單元的讀出數(shù)據(jù)。首先將數(shù)據(jù)“0”和“1”分別寫入兩個不同地址的存儲單元里，當RD有效，SEN信號為高電平時，BL和上的數(shù)據(jù)通過靈敏放大器放大，最后再將數(shù)據(jù)DOUT讀出。

表1比較了在不同的電源電壓下的最大工作頻率和功耗，其中分析了亞閾值電壓0．3 V，0．4 V，0．5 V以及低電源電壓1 V時的相關數(shù)據(jù)。從表1可以看出，本文設計的SRAM對于許多低速應用要滿足一定的速度的同時，其功耗也非常低。

在亞閾值電壓下工作的電路設計中，尤其對于存儲器的設計，待機漏電功耗占據(jù)了所有功耗的主要部分。表2是在0．3 V的電壓下，三種不同的存儲單元即常規(guī)的6T單元，常規(guī)DICE單元，本文提出的存儲單元之間待機漏電流的比較。

從表2可以看出，常規(guī)DICE單元漏電流是6T單元漏電流的2倍，本文設計的基于DICE結構的存儲單元的漏電流略高于常規(guī)DICE單元的漏電流，使其功耗也略高于常規(guī)DICE單元的功耗，但是這對于電路的穩(wěn)定性是有意義的。

圖6顯示了SRAM的仿真波形，從波形可以看出，采用本文設計的存儲單元結構，該SRAM具有穩(wěn)定的數(shù)據(jù)輸出，從而保證了SRAM工作的穩(wěn)定性，同時該結構可以有效地防止單粒子翻轉效應。

4 結語

本文介紹了由16個晶體管組成的存儲單元，這種基于DICE結構的SRAM存儲單元與許多常規(guī)的存儲單元相比，提高了電路的穩(wěn)定性和可靠性。因其工作在亞閾值電壓下，漏電流和功耗相對于常規(guī)的DICE存儲單元稍大一些，但它能夠在讀取數(shù)據(jù)過程中有效地防止單粒子效應對電路的影響。本文提出的存儲單元是為了工作在亞閾值電壓下，此時存儲單元的漏電流遠遠比工作在標準電壓下的漏電流低得多，所以這種存儲單元對于低功耗、高穩(wěn)定性電路具有廣泛的應用前景，例如在空間技術應用、電路通信、生物醫(yī)學以及軍事應用領域中。