觸發(fā)器是具有記憶功能的二進制存儲器件，是各種時序邏輯電路的基本器件之一。其結構有同步、主從、維持阻塞等三種電路.觸發(fā)器按功能可分為RS觸發(fā)器，JK觸發(fā)器，D觸發(fā)器和T觸發(fā)器等;按電路的觸發(fā)方式可分為主—從觸發(fā)器和邊沿觸發(fā)器兩大類。
JK觸發(fā)器是數字電路觸發(fā)器中的一種基本電路單元。JK觸發(fā)器具有置0、置1、保持和翻轉功能，在各類集成觸發(fā)器中，JK觸發(fā)器的功能最為齊全。在實際應用中，它不僅有很強的通用性，而且能靈活地轉換其他類型的觸發(fā)器。由JK觸發(fā)器可以構成D觸發(fā)器和T觸發(fā)器。
JK觸發(fā)器
邏輯簡圖如右圖所示
JK觸發(fā)器和觸發(fā)器中最基本的RS觸發(fā)器結構相似，其區(qū)別在于，RS觸發(fā)器不允許R與S同時為1，而JK觸發(fā)器允許J與K同時為1。當J與K同時變?yōu)?的同時，輸出的值狀態(tài)會反轉。也就是說，原來是0的話，變成1;原來是1的話，變成0。
脈沖工作特性如右圖所示該觸發(fā)器無一次變化現象，輸入信號可在CP 觸發(fā)沿由1變0時刻前加
JK觸發(fā)器入。由圖7.6.1可知，該電路要求J、K信號先于CP 信號觸發(fā)沿傳輸到G3、G4的輸出端,為此它們的加入時間至少應比CP 的觸發(fā)沿提前一級與非門的延遲時間。這段時間稱為建立時間test。輸入信號在負跳變觸發(fā)沿來到后就不必保持，原因在于即使原來的J、K信號變化,還要經一級與非門的延遲才能傳輸到G3和G4的輸出端,在此之前，觸發(fā)器已由G12、G13、G22、G23的輸出狀態(tài)和觸發(fā)器原先的狀態(tài)決定翻轉。所以這種觸發(fā)器要求輸入信號的維持時間極短，從而具有很高的抗干擾能力，且因縮短tCPH 可提高工作速度。
從負跳變觸發(fā)沿到觸發(fā)器輸出狀態(tài)穩(wěn)定，也需要一定的延遲時間tCPL。顯然,該延遲時間應大于兩級與或非門的延遲時間。即tCPL大于2.8tpd。綜上所述，對邊沿JK 觸發(fā)器歸納為以下幾點：1.邊沿JK 觸發(fā)器具有置位、復位、保持(記憶)和計數功能; 2.邊沿JK 觸發(fā)器屬于脈沖觸發(fā)方式，觸發(fā)翻轉只在時鐘脈沖的負跳變沿發(fā)生; 3.由于接收輸入信號的工作在CP下降沿前完成，在下降沿觸發(fā)翻轉，在下降沿后觸發(fā)器被封鎖，所以不存在一次變化的現象,抗干擾性能好，工作速度快。
主從JK 觸發(fā)器電路結構主從JK 觸發(fā)器是在主從RS觸發(fā)器的基礎上組成的，如圖7.5.1所示。 在主從
JK觸發(fā)器電路圖RS觸發(fā)器的R端和S端分別增加一個兩輸入端的與門G11和G10，將Q端和輸入端經與門輸出為原S端，輸入端稱為J端，將Q端與輸入端經與門輸出為原R端，輸入端稱為K端。工作原理由上面的電路可得到S=JQ,R=KQ。代入主從RS觸發(fā)器的特征方程得到:當J=1，K=0時，Qn+1=1;J=0，K=1時，Qn+1=0;J=K=0時，Qn+1=Qn;J=K=1時，Qn+1=~Qn;由以上分析，主從JK 觸發(fā)器沒有約束條件。
在J=K=1時,每輸入一個時鐘脈沖，觸發(fā)器翻轉一次。觸發(fā)器的這種工作狀態(tài)稱為計數狀態(tài)，由觸發(fā)器翻轉的次數可以計算出輸入時鐘脈沖的個數。工作特性建立時間：是指輸入信號應先于CP信號到達的時間，用tset表示。由圖7.5.5可知,J、K信號只要不遲于CP信號到達即可，因此有tset=0。保持時間：為保證觸發(fā)器可靠翻轉，輸入信號需要保持一定的時間。保持時間用tH表示。如果要求 CP=1期間J、K的狀態(tài)保持不變，而CP=1的時間為tWH，則應滿足：tH≥tWH。傳輸延遲時間：若將從CP下降沿開始到輸出端新狀態(tài)穩(wěn)定地建立起來的這段時間定義為傳輸時間，則有：tPLH=3tpd tPHL=4tpd 最高時鐘頻率：因為主從觸發(fā)器都是由
JK觸發(fā)器電路圖兩個同步RS 觸發(fā)器組成的,所以由同步RS觸發(fā)器的動態(tài)特性可知 ,為保證主觸發(fā)器的可靠翻轉，CP高電平的持續(xù)時間tWH應大于3tpd。同理,為保證從觸發(fā)器能可靠地翻轉， CP低電平的持續(xù)時間tWL也應大于3tpd。因此，時鐘信號的最小周期為：Tc(min)≥6tpd 最高時鐘頻率fc(max)≤1/6tpd。如果把圖7.5.5的J、K觸發(fā)器接成T觸發(fā)器使用(即將J和K相連后接至高電平)，則最高時鐘頻率還要低一些。因為從CP的下降沿開始到輸出端的新狀態(tài)穩(wěn)定建立所需要的時間為tPHL≥4tpd，如果CP信號的占空比為50%，那么CP信號的最高頻率只能達到fc(max)=1/2tPHL=1/8tpd。
帶清零功能的主從下降沿觸發(fā)JK觸發(fā)器若 Reset=0時：J=1，K=0時，Qn+1=1;J=0，K=1時，Qn+1=0;J=K=0時，Qn+1=Qn;J=K=1時，Qn+1=Qn;
帶清零功能的主從下降沿JK觸發(fā)器若 Reset=1時：不論J、K與Qn的值，Qn+1=0。
集成觸發(fā)器集成JK觸發(fā)器的產品較多，以下介紹一種比較典型的高速CMOS雙JK觸發(fā)器HC76。該觸發(fā)器內含兩個相同的JK觸發(fā)器,它們都帶有預置和清零輸入,屬于負跳沿觸發(fā)的邊沿觸發(fā)器,其邏輯符號和引腳分布如下圖7.5.6 所示。其功能表如表7.5.1所示。如果在一片集成器件中有多個觸發(fā)器，通常在符號前面(或后面)加上數字，以表示不同觸發(fā)器的輸入、輸出信號，比如C1與1J、1K同屬一個觸發(fā)器。
綜上所述對主從JK 觸發(fā)器歸納為以下幾點：1.主從JK觸發(fā)器具有置位、復位、保持(記憶)和計數功能;2.主從JK觸發(fā)器屬于脈沖觸發(fā)方式，觸發(fā)翻轉只在時鐘脈沖的負跳變沿發(fā)生;3.不存在約束條件，但存在一次變化現象。
JK觸發(fā)器電路圖4.產生一次變化的原因是因為在CP=1期間，主觸發(fā)器一直在接收數據，但主觸發(fā)器在某些條件下(Q=0，CP=1期間J端出現正跳沿干擾或Q=1，CP=1期間K端出現正跳沿干擾)，不能完全隨輸入信號的變化而發(fā)生相應的變化，以至影響從觸發(fā)器 狀態(tài)與輸入信號的不對應。
分立元件構成的觸發(fā)器兩個PNP三極管(上拉管)并聯(lián)構成二輸入與非門電路，三個PNP三極管并聯(lián)則構成三輸入與非門電路。每個按鍵按下時提供高電平，松開時提供低電平。CLK按下時主觸發(fā)器工作，松開時從觸發(fā)器工作。
目前我國生產的TTL集成觸發(fā)器主要有邊沿D觸發(fā)器，邊沿JK觸發(fā)器與主—從JK觸發(fā)器等。利用這些觸發(fā)器可以轉換成其他功能的觸發(fā)器，但轉換成的觸發(fā)器其觸發(fā)方式并不改變。例如由邊沿變換來的仍是邊沿觸發(fā)方式的觸發(fā)器。
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