音頻信號數(shù)字化光纖傳輸實驗儀信道的設(shè)計與實現(xiàn)

摘要：介紹音頻信號數(shù)字通信實驗裝置設(shè)計的實現(xiàn)過程，該裝置以FPGA為主控芯片，以光纖為通訊媒介，將音頻信號數(shù)字化后通過光纖實現(xiàn)傳輸，并對電路各個模塊的功能及實現(xiàn)加以說明實驗裝置采用分模塊式的設(shè)計，設(shè)計思路靈活，結(jié)構(gòu)清晰。電路在Altium Designer和Prote 199中設(shè)計完成，并且在QuartusⅡ環(huán)境下用VerilogHDL語言進(jìn)行編程并對程序進(jìn)行仿真。該裝置已做成了實體，可以實現(xiàn)音頻信號的發(fā)射與接收，達(dá)到設(shè)計提出的要求。
關(guān)鍵詞：音頻信號；數(shù)字信號；FPGA；光纖通信；VerilogHDL

    隨著光纖技術(shù)的不斷發(fā)展，光纖的應(yīng)用越來越廣泛。光纖以其頻帶寬、容量大、衰減小等優(yōu)點給通信領(lǐng)域帶來的改革和創(chuàng)新，形成了一個新興產(chǎn)業(yè)。數(shù)字通信對比傳統(tǒng)的模擬通信有精度高、靈活性高、可靠性強、易大規(guī)模集成、時分復(fù)用、功能穩(wěn)定等優(yōu)點而被廣泛的應(yīng)用在工業(yè)、醫(yī)療、軍事等諸多領(lǐng)域。數(shù)字光纖通信兼有兩者的優(yōu)點，必將成為通信領(lǐng)域的發(fā)展方向。
    音頻信號的光纖傳輸有快速、準(zhǔn)確、信息量大、質(zhì)量高的優(yōu)點。在實驗領(lǐng)域，可以快速準(zhǔn)確的傳遞聲音信號，給實驗者更可靠的信息。在應(yīng)用領(lǐng)域，可以實時、長距離傳遞聲音，即節(jié)約成本，又有高的傳輸質(zhì)量。因此，音頻信號的光纖傳輸?shù)难芯颗c實現(xiàn)，將方便人們的學(xué)習(xí)、工作和生活。
    文中是針對普通高等工科類學(xué)校中非通信與信息等專業(yè)學(xué)科的普及性實驗教學(xué)科目所研制的《音頻信號的數(shù)字光纖通信實驗儀》創(chuàng)新實踐項目。教學(xué)科目及實驗儀器的推出，有利于幫助高等學(xué)?；A(chǔ)性學(xué)科實驗課程的提升，豐富與完善實驗課內(nèi)容，使學(xué)生了解現(xiàn)代技術(shù)的發(fā)展與相關(guān)知識的掌握。

1 系統(tǒng)的硬件結(jié)構(gòu)
    信號通道由兩大部分組成：光接收器和光發(fā)射器。兩者之間以光纖連接。光發(fā)射和光接收器的工作原理相互關(guān)聯(lián)，一個是另一個的逆過程；光發(fā)射器是將音頻的電信號轉(zhuǎn)變成光信號，光接收器是將光信號轉(zhuǎn)變成音頻的電信號。
    光發(fā)射器由以下幾個電路模塊組成：濾波放大、A／D轉(zhuǎn)換、控制部分、并／串轉(zhuǎn)換、電／光模塊部分。

    光接收器由光／電轉(zhuǎn)換部分、串／并轉(zhuǎn)換、控制部分、D／A轉(zhuǎn)換、模擬信號放大部分組成，如圖2所示。

2 系統(tǒng)電路設(shè)計
2．1 電 源
    整套電路僅以12 V直流電源供電，內(nèi)部集成電路需用到5 V、3．3 V、1．5 V的電源。5 V電源由L7805三態(tài)穩(wěn)壓電源提供．3．3 V和1．5 V分別由ASM117-3．3和ASM117-1．5提供。
2．2 FPGA的數(shù)據(jù)處理及實時控制部分
    電路采用型號為EP1C3T100C8的FPGA為主控芯片，直接由18．432 MHz的晶振提供工作時鐘。芯片共有兩個時鐘輸入端，選其一輸入晶振時鐘。由于FPGA各個模塊都用到，所以各個模塊都需要供電和接地。
    FPGA內(nèi)部有一個鎖相環(huán)，可以進(jìn)行分頻和倍頻，以得到不同的頻率。發(fā)射器中模數(shù)轉(zhuǎn)換芯片和并／串轉(zhuǎn)換芯片的時鐘由FPGA提供。由于模數(shù)轉(zhuǎn)換后輸出串行的二進(jìn)制數(shù)據(jù)，而并／串轉(zhuǎn)換器的數(shù)據(jù)輸入為10位，所以需要在FPGA中進(jìn)行編碼。編碼應(yīng)盡量避免多個“0”和“1”連續(xù)出現(xiàn)，采用8810B編碼方式。FPGA內(nèi)部先將串行二進(jìn)制數(shù)據(jù)分解為8位并行數(shù)據(jù)，再經(jīng)過8810B編碼輸出。接收器中FPGA提供數(shù)模轉(zhuǎn)換器工作時鐘和串并轉(zhuǎn)換器的參考時鐘，并將串并轉(zhuǎn)換器輸出的十位數(shù)據(jù)解碼，還原為八位數(shù)據(jù)傳輸給數(shù)模轉(zhuǎn)換器。FPGA的功能由Verilog編程實現(xiàn)，程序采用AS(主動)配置方式下載到FPGA。
2．3 音頻信號的處理及采集
    音頻信號經(jīng)聲道分離、濾波、放大，由模數(shù)轉(zhuǎn)換集成芯片采集轉(zhuǎn)換成數(shù)字信號。
2．3．1 濾波放大部分
    在對音頻信號進(jìn)行采樣時，當(dāng)信號中含有大于二分之一的采樣頻率，如果采樣頻率不夠高，就會產(chǎn)生混疊信號?；殳B信號不能用數(shù)字濾波方法除去，需要用硬件濾波。A／D轉(zhuǎn)換的采樣頻率需要高于音頻信號最高頻率的2～10倍。根據(jù)所需音頻信號的帶寬以及抗混疊濾波所需要的特性，設(shè)計一個二階的低通有源濾波器，截止頻率大于或等于20 kHz，設(shè)計電路如圖3所示。

    同時，該電路具有隔離放大作用，集成運放采用的是單電源供電的LM324。這是一款四運放集成、功耗低、電壓工作范圍寬的放大器。它具有內(nèi)部補償?shù)哪芰洼^低的輸入偏置電流。工作于5 V電源時具有1．2 MtIz的帶寬。由于音頻信號是兩路輸入(或多聲道)，且人耳能夠分辨的聲音帶寬為20Hz～20 kHz，所以LM324足以滿足要求。電路如圖3所示，此為單側(cè)聲道，另一聲道與其相同。
    圖中LM324采用5 V電源供電，一級放大。信號輸入時要加人一定的電壓偏置。
2．3．2 A／D轉(zhuǎn)換部分
    模數(shù)轉(zhuǎn)換電路采用了Cirrus Logic公司出品的專業(yè)音頻處理集成芯片CS5342，其工作時鐘頻率設(shè)定為18．432 MHz，由FPGA提供。信號由AINL和AINR管腳輸入，SDOUT輸出轉(zhuǎn)換后的串行二進(jìn)制數(shù)據(jù)，LRCK和SCLK輸出采樣頻率。M0和M1腳分別接高、低電平，以保證芯片工作在雙倍速主動模式上，分頻產(chǎn)生采樣頻率96 MHz。另外，RST腳置高電平，各類參考電壓引腳加入適當(dāng)?shù)臑V波電容，使芯片穩(wěn)定且正確地工作。其電路如圖4所示。

2．4 信號發(fā)送部分
    由FPGA處理后的數(shù)據(jù)要通過光纖發(fā)送，需先將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，再將串行數(shù)據(jù)轉(zhuǎn)換為光信號。
2．4．1 并／串轉(zhuǎn)換
    電路采用串化器SN65LV1023A集成芯片實現(xiàn)，電路如圖5所示，其對應(yīng)接收端由解串器SN65LV1224A集成芯片完成。SN65LV1023A可以將10位并行數(shù)據(jù)轉(zhuǎn)換為串行差分?jǐn)?shù)據(jù)流，該差分?jǐn)?shù)據(jù)流可以由SN65LV1224A還原為10位的并行數(shù)據(jù)。這一組芯片內(nèi)部有鎖相環(huán)，可以為數(shù)據(jù)輸出自己匹配時鐘。串化器SN65LV1023A參考時鐘選為18．432MHz與數(shù)據(jù)在該時鐘頻率下輸入，其芯片內(nèi)部匹配產(chǎn)生數(shù)據(jù)輸出時鐘，每一個10位并行數(shù)據(jù)轉(zhuǎn)換為12位串行數(shù)據(jù)，其中多出一個起始位和一個終止位，所以有效頻率為184．32 MHz。解串器的參考時鐘也定為18．432 MHz，以滿足數(shù)據(jù)傳輸需求。

     由于音頻信號是實時不斷的，所產(chǎn)生的數(shù)據(jù)流連續(xù)進(jìn)行，所以電路不能設(shè)置進(jìn)入高阻態(tài)或省電模式，因此LV1023的DEN和PWRDN都置高電位。
    串行數(shù)據(jù)的準(zhǔn)確傳輸需要串化器和解串器同步，該組芯片采用的是隨機同步方式。串化器的SYNC1和SYNC2懸空。解串器的LOCK輸入到FP GA以對數(shù)據(jù)傳輸進(jìn)行實施控制。
2．4．2 電／光模塊
    采用型號為HNMS-XEMC41XSC20，工作波長在T1310 nm／R1550 nm的單纖雙向一體化收發(fā)模塊，將電信號差分?jǐn)?shù)據(jù)流轉(zhuǎn)成光數(shù)據(jù)信號流，電路如圖6所示。

2．5 信號的接收及處理
2．5．1 光／電轉(zhuǎn)換模塊
    該實驗裝置以單纖進(jìn)行信號傳輸，光信號傳輸?shù)浇邮昭b置后，需要還原為電信號，即差分電壓數(shù)據(jù)流。采用型號為HNMS-XEMC41XSC20，工作波長在T1310nm／R1550nm的單纖雙向一體化收發(fā)模塊，將光信號轉(zhuǎn)換為電信號。轉(zhuǎn)換后的差分信號由RD+和RD-輸出，電路如圖7所示。

2．5．2 串并轉(zhuǎn)換
    串并轉(zhuǎn)化裝置采用與發(fā)送器中的串化器SN65LV1023A相匹配的解串器SN65LV1224A。發(fā)送器中的串化器將10位的并行數(shù)據(jù)轉(zhuǎn)換為串行的差分?jǐn)?shù)據(jù)流，因此在接收器中需用相應(yīng)的解串器將串行差分?jǐn)?shù)據(jù)流還原為并行數(shù)據(jù)。
    SN65LV1224A內(nèi)部有鎖相環(huán)，在接收數(shù)據(jù)流時可以根據(jù)數(shù)據(jù)的頻率自行匹配接收時鐘，外界只需為其提供參考時鐘。此處參考時鐘選為18．432 MHz，由FPGA控制部分提供。芯片還匹配了與解串后的數(shù)據(jù)同步的時鐘，以助于轉(zhuǎn)換后的并行數(shù)據(jù)輸出。為了保證音頻信號的連續(xù)性和實時性，需避免芯片處于省電模式或高阻模式。因此PWRDN和REN需接高電平。RCLK-R／F接高電平，即選擇時鐘上升沿輸出數(shù)據(jù)電路如圖8所示。

    該組芯片有兩種同步方式：快速同步和隨機同步?？焖偻绞怯纱靼l(fā)送一組由連續(xù)的6個“1”和“0”組成的同步信號，解串器收到信號后鎖定數(shù)據(jù)時鐘，鎖定完成之前LOCK保持高電平，同步完成后跳變?yōu)榈碗娖?。同步信號的發(fā)送是由串化器的SYNC1和SYNC2控制的，只要兩者之一置高電平持續(xù)時間超過6個時鐘周期，串化器就開始連續(xù)發(fā)送同步信號?？焖偻骄哂锌焖贉?zhǔn)確的優(yōu)點，但在長距離的信號傳輸中，光纖只傳遞數(shù)據(jù)，無法很好的傳遞串化器和解串器的SYNC和LOCK信號。因此采用隨機同步方式。
    隨機同步方式串化器不需發(fā)送同步信號，解串器直接對數(shù)據(jù)流進(jìn)行鎖定，實現(xiàn)同步，鎖定丟失后，解串器會重新鎖定時鐘。將LOCK接到FPGA以進(jìn)行實時控制。
2．6 D／A轉(zhuǎn)換及視頻信號輸出
    D／A轉(zhuǎn)化部分采用Cirrus Logic公司出品的專業(yè)音頻信號處理芯片CS4334。其具有完善的立體聲DAC系統(tǒng)，抗干擾能力強，失真噪聲小，采用單電壓+5 V電源，電路如圖9所示。

    芯片具有兩種時鐘模式，即外部串行時鐘模式和內(nèi)部串行時鐘模式。當(dāng)芯片工作在外部串行時鐘模式下時，去加重濾波器不能被訪問，且外部串行時鐘易被干擾，故本裝置設(shè)計時采用了內(nèi)部串行時鐘模式。串行時鐘SCLK在內(nèi)部產(chǎn)生，并與主時鐘MCLK(18．432 MHz)、采樣時鐘RLCK(96 KHz，由FPGA分頻產(chǎn)生)同步。信號經(jīng)數(shù)模轉(zhuǎn)化后，分別由AOUTL和AOUTR輸出左右聲道模擬信號，經(jīng)低通濾波后輸出，由于滿量程時信號最大輸出可達(dá)3．5 V，且裝置可通過外接放大器進(jìn)行聲音信號的放大，故在本設(shè)計中未進(jìn)行音頻信號的放大處理。

3 軟件設(shè)計及仿真介紹
    系統(tǒng)采用VerilogHDL語言進(jìn)行程序編寫，在QuartusⅡ環(huán)境下編輯仿真。FPGA內(nèi)部時鐘由18．432 MHz的有源晶振提供。FPGA的工作是：
    1)提供D／A轉(zhuǎn)換芯片CS4334，A／D轉(zhuǎn)換芯片CS5342，并串轉(zhuǎn)換芯片LV1023的工作時鐘和串并轉(zhuǎn)換芯片LV1224的參考時鐘，其值均為18．432 MHz。
    2)發(fā)送端對數(shù)據(jù)進(jìn)行8B10B編碼，并將轉(zhuǎn)換后的數(shù)據(jù)傳送給串化器；接收端獲取串并轉(zhuǎn)換后的十位數(shù)據(jù)，進(jìn)行解碼，還原為編碼前的八位數(shù)據(jù)，并將解碼后的數(shù)據(jù)傳送給數(shù)模轉(zhuǎn)換芯片。
3．1 8B10B編解碼
    8B10B編碼是目前高速串行通訊普遍采用的編碼方式，8B10B編碼的目的是將八位數(shù)據(jù)轉(zhuǎn)換成10位的數(shù)據(jù)，并使轉(zhuǎn)換后的數(shù)據(jù)流中“0”和“1”的數(shù)量平衡，避免發(fā)送過程中因過多重復(fù)的出現(xiàn)“0”或“1”而發(fā)生的錯誤，提高線路傳輸?shù)男阅埽欣诮邮掌鞲鼫?zhǔn)確的捕捉同步時鐘，而且采用特定的碼元可以使接受端更準(zhǔn)確地對準(zhǔn)碼元。8B10B編碼可以看成是586B和384B編碼的組合，組合過后有些編碼可能有兩個值，“1”和“0”的差值稱為平衡度，用RD-表示平衡度為+2或0，RD+表示平衡度-2或0。將轉(zhuǎn)換后的數(shù)據(jù)按平衡度分為RD-和RD+兩列。設(shè)變量DISPIN表示正在轉(zhuǎn)換的數(shù)的平衡度，DISPOUT表示下一個轉(zhuǎn)換的數(shù)的平衡度。初始時設(shè)DISPIN與DISPOUT相等，先從RD-中開始轉(zhuǎn)換，如果轉(zhuǎn)換后的數(shù)“0”和“1”的數(shù)量相等，繼續(xù)在RD-列中轉(zhuǎn)換下一個數(shù)，如果“0”和“1”的數(shù)不等，則轉(zhuǎn)到RD+列中轉(zhuǎn)換。同理在RD+列中，如果“0”、“1”個數(shù)相等則繼續(xù)在RD+中，否則換到RD-中。

    解碼部分將10位數(shù)據(jù)的前六位和后四位分別按照5B6B和3B4B的列表解碼即可。

3．2 仿真
    設(shè)計程序經(jīng)QuartusⅡ綜合器編譯綜合成功后，可以對輸入數(shù)據(jù)、中間產(chǎn)生的數(shù)據(jù)、輸出數(shù)據(jù)進(jìn)行仿真。裝置采用的8B10B編碼方式，分為3B4B和5B6B進(jìn)行編碼。解碼部分依照編碼時相同的分發(fā)將十位數(shù)據(jù)分為4B和6B分別解碼。解碼后再按順序組合成8位數(shù)據(jù)。程序以4B3B、6B5B分別查表的方式實現(xiàn)。程序仿真圖中，adin是編碼之前的八位數(shù)據(jù)，設(shè)為逐次加一的計數(shù)數(shù)據(jù)，為了方便比較，圖中用十進(jìn)制表示。編碼后的十位數(shù)據(jù)為data10b，adout是解碼后的數(shù)據(jù)?？梢钥吹诫m有延遲，解碼后數(shù)據(jù)仍為計數(shù)數(shù)據(jù)，因此程序可以準(zhǔn)確地實現(xiàn)解碼功能。

4 結(jié)束語
    綜合以上設(shè)計的電路模塊，其基本功能實現(xiàn)了音頻信號的采集與數(shù)字化處理，并用光纖完成音頻數(shù)字信號的傳輸過程，其信號通道研制完成，為整套實驗裝置的設(shè)計研制奠定了基礎(chǔ)保證，它是系統(tǒng)的核心關(guān)鍵部分。
    作為大學(xué)基礎(chǔ)實驗領(lǐng)域研發(fā)的新型實驗儀器，不管是設(shè)計研制者，還是通過其實驗教學(xué)的應(yīng)用者都在其工作與實驗的實踐中，學(xué)習(xí)掌握和了解多方面的專業(yè)理論與技術(shù)知識：1)認(rèn)識模擬電路、數(shù)字電路、模數(shù)和數(shù)模轉(zhuǎn)換等電子電路知識，了解印刷電路板設(shè)計方法；2)了解可編程邏輯器件的基本原理、硬件設(shè)計、軟件編程、仿真調(diào)試與使用工作方法；3)了解模擬信號與數(shù)字信號的區(qū)別與特點，掌握二者之間對應(yīng)
關(guān)系及轉(zhuǎn)換原理；4)了解音頻信號構(gòu)成、處理及傳輸過程，以及并／串、串／并轉(zhuǎn)換的原理及同步工作方法；5)了解光／電和光／電轉(zhuǎn)換專業(yè)知識與當(dāng)代應(yīng)用技術(shù)；6)學(xué)習(xí)和了解模擬信號與數(shù)字信號光纖傳輸過程等現(xiàn)代電子專業(yè)理論與應(yīng)用技術(shù)。