數(shù)字簽名算法SHA-1的FPGA高速實(shí)現(xiàn)

    摘 要：隨著網(wǎng)絡(luò)的迅速發(fā)展，信息安全越來(lái)越重要，信息認(rèn)證是驗(yàn)證收到信息來(lái)源和內(nèi)容的基本技術(shù)。常用的信息驗(yàn)證碼是使用單向散列函數(shù)生成驗(yàn)證碼，安全散列算法SHA-1使用在是因特網(wǎng)協(xié)議安全性(IPSec)標(biāo)準(zhǔn)中。在設(shè)計(jì)中使用FPGA高速實(shí)現(xiàn)SHA-1認(rèn)證算法，以PCI卡形式處理認(rèn)證服務(wù)。

    關(guān)鍵詞：數(shù)字簽名算法；現(xiàn)場(chǎng)可編程門陣列(FPGA)；計(jì)算機(jī)安全

    引言

    隨著網(wǎng)絡(luò)的迅速發(fā)展，對(duì)安全性的需要越發(fā)重要。然而，盡管網(wǎng)絡(luò)技術(shù)進(jìn)步很快，安全性問(wèn)題仍然相對(duì)落后，并且在很多情況下只能靠虛擬私人網(wǎng)VPN和防火墻。因虛擬私人網(wǎng)是構(gòu)建在Internet外部結(jié)構(gòu)上的，必須采取某些措施保證安全性問(wèn)題。一種方法是使用因特網(wǎng)協(xié)議安全性(IPSec)標(biāo)準(zhǔn)。IPSec是一組協(xié)議，它在IP協(xié)議層提供安全保密的通信。IPSec協(xié)議有通道和傳輸兩種通信模式，為了保證在高速通信中的數(shù)據(jù)安全，在設(shè)計(jì)中使用硬件加速來(lái)實(shí)現(xiàn)IPSec中的加密和認(rèn)證。IPSec中的加密部分使用三重DES算法，或使用RC5、IDEA、Blowfish和CAST-128等算法作為加密手段。在IPSec協(xié)議中認(rèn)證使用SHA-1和MD5單向散列函數(shù)算法實(shí)現(xiàn)，通過(guò)使用FPGA高速實(shí)現(xiàn)SHA-1消息認(rèn)證算法。

    SHA-1算法介紹

    安全散列算法SHA(Secure Hash Algorithm，SHA)是美國(guó)國(guó)家標(biāo)準(zhǔn)和技術(shù)局發(fā)布的國(guó)家標(biāo)準(zhǔn)FIPS PUB 180-1，一般稱為SHA-1。其對(duì)長(zhǎng)度不超過(guò)264二進(jìn)制位的消息產(chǎn)生160位的消息摘要輸出，步驟如下。

    首先填充消息使其長(zhǎng)度恰好為一個(gè)比512的倍數(shù)僅小64位的數(shù)。填充方法是附一個(gè)1在消息后面，后接所要求的多個(gè)0，然后在其后附上64位的消息長(zhǎng)度(填充前)，使消息長(zhǎng)度恰好是512位的整數(shù)倍。

    5個(gè)32位變量，用十六進(jìn)制表示初始化。然后開始算法的主循環(huán)，一次處理512位消息，循環(huán)次數(shù)是消息中512位分組的數(shù)目。

    先把這五個(gè)變量復(fù)制到另外的變量中，A到a，B到b，C到c，D到d，E到e。

    主循環(huán)有4輪，每輪20次操作，每次操作對(duì)a、b、c、d、e中的3個(gè)進(jìn)行一次非線性運(yùn)算，后進(jìn)行移位和加運(yùn)算，運(yùn)算的過(guò)程見圖1。a、b、c、d和e分別加上A、B、C、D和E，然后用下一數(shù)據(jù)分組繼續(xù)運(yùn)行算法。最后的輸出由A、B、C、D和E級(jí)聯(lián)而成。

    SHA-1算法的FPGA實(shí)現(xiàn)

    實(shí)現(xiàn)SHA-1算法時(shí)，用軟件先對(duì)消息進(jìn)行預(yù)處理，使消息長(zhǎng)度恰好是512位的整數(shù)倍，再以FPGA實(shí)現(xiàn)對(duì)消息摘要計(jì)算的加速。

    FPGA的編程一般用Verilog HDL或者VHDL進(jìn)行，本設(shè)計(jì)采用了VHDL語(yǔ)言對(duì)SHA-1算法進(jìn)行描述。SHA-1算法FPGA加速器實(shí)現(xiàn)分為兩大部分，分別是80個(gè)32位臨時(shí)值Wt(W0至W79)的生成，以及對(duì)32位臨時(shí)值Wt循環(huán)處理生成160位的消息摘要。圖2為將子分組Mj(0≤j≤15)變成80個(gè)32位Wt(Kt至W79)的電路框圖，在設(shè)計(jì)時(shí)，用512位寄存器和2個(gè)多路選擇器生成臨時(shí)值Wt(0≤t≤79)。

   圖3中160位輸入數(shù)據(jù)緩沖器用來(lái)放置初始數(shù)據(jù)(5個(gè)32位變量A、B、C、D和E)，而F1234代表SHA-1算法中的4組非線性函數(shù)ft(X,Y,Z)，根據(jù)需要用多路選擇器Mux-1選擇其中一個(gè)(ft(X,Y,Z)=(X∧Y)∨((X)∧Z)，對(duì)于t=0至19；ft(X,Y,Z)=X臲臵，對(duì)于t=20至39；ft(X,Y,Z)=(X∧Y)∨(X∧Z)∨(Y∧Z)，對(duì)于t=40至59；ft(X,Y,Z)=X臲臵，對(duì)于t=60至79)，4個(gè)常數(shù)為Kt存在ROM中(即組件)，32×5加法器將5個(gè)32位數(shù)相加，為加快相加的計(jì)算速度使用先行進(jìn)位加法器來(lái)執(zhí)行，具體連接結(jié)構(gòu)見圖4。

    采用Aldec公司的Active HDL V5.1對(duì)SHA-1算法進(jìn)行功能模擬，測(cè)試值和中間結(jié)果使用Crypto++中的庫(kù)函數(shù)的輸入值和運(yùn)算結(jié)果，并使用這些測(cè)試值和中間結(jié)果對(duì)SHA-1算法的VHDL語(yǔ)言描述進(jìn)行驗(yàn)證和查錯(cuò)，經(jīng)驗(yàn)證的SHA-1算法的VHDL語(yǔ)言描述使用Xilinx公司的ISE 4.1進(jìn)行邏輯綜合、映射、布局和布線，生成網(wǎng)表用于時(shí)序仿真，最后將bitstream文件下載FPGA器件上，完成設(shè)計(jì)開發(fā)。

    FPGA的外圍電路和控制軟件

    將SHA-1算法的FPGA實(shí)現(xiàn)做在PCI卡(安全性算法協(xié)處理器)上，實(shí)現(xiàn)協(xié)議中的安全性算法。在安全性算法協(xié)處理器中，F(xiàn)PGA執(zhí)行加密解密操作，PIC控制器(用Zenic公司的 ZEN7201AF)作為PIC總線與協(xié)處理器的接口，SRAM存置FPGA的配置數(shù)據(jù)，配置控制器 (用Xilinx公司的XC95108-7實(shí)現(xiàn))輸出地址和數(shù)據(jù)信號(hào)對(duì)FPGA進(jìn)行配置，用Realtek公司的網(wǎng)絡(luò)控制器RTL8019AS實(shí)現(xiàn)PCI卡與網(wǎng)絡(luò)連接，協(xié)處理器的結(jié)構(gòu)見圖5。而FPGA的配置數(shù)據(jù)(加密算法的FPGA高速實(shí)現(xiàn))放在硬盤上，通過(guò)操作系統(tǒng)BSD Unix 4.4中的PCI卡設(shè)備驅(qū)動(dòng)程序，經(jīng)由PCI總線下載到安全性算法協(xié)處理器的SRAM中，后用各種加密算法的配置數(shù)據(jù)對(duì)FPGA進(jìn)行配置，實(shí)現(xiàn)真正“現(xiàn)場(chǎng)可編程”，各種加密解密算法都可以通過(guò)FPGA的內(nèi)部配置用硬件結(jié)構(gòu)實(shí)現(xiàn)了。

在軟件控制方面，安全性算法協(xié)處理器驅(qū)動(dòng)程序是通過(guò)函數(shù)Sebsw_intr()直接控制協(xié)處理器，此函數(shù)有來(lái)自網(wǎng)絡(luò)控制器的中斷和來(lái)自操作系統(tǒng)內(nèi)核的時(shí)鐘中斷兩個(gè)輸入；Sebsw_hdr_chk()檢驗(yàn)消息包的頭部，如果發(fā)生硬件中斷，Sebsw_intr()調(diào)用Sebsw_hdr_chk()函數(shù)；函數(shù)ether_input()檢查接收到的數(shù)據(jù)類型，將接收到的分組加入到隊(duì)列處理；函數(shù)ipinput()決定分組的最終地址，如果最終地址為本地地址，函數(shù)將分組傳給更上一層軟件，如果最終地址為非本地地址，則將分組傳給ip_forward()；函數(shù)ip_output()從收到的數(shù)據(jù)中生成IP數(shù)據(jù)包，然后Sebsw_start()將數(shù)據(jù)包傳給網(wǎng)絡(luò)控制器。軟件控制結(jié)構(gòu)見圖6。

    結(jié)束語(yǔ)

    實(shí)驗(yàn)結(jié)果表明，在FPGA的頻率為31.42MHz時(shí)，數(shù)據(jù)處理速度為214Mb/s，完全滿足設(shè)計(jì)要求。本設(shè)計(jì)是課題“因特網(wǎng)協(xié)議安全性(IPSec)標(biāo)準(zhǔn)FPGA高速實(shí)現(xiàn)”的一部分，設(shè)計(jì)中還將包括三重DES算法、IDEA算法、高級(jí)加密標(biāo)準(zhǔn)AES等。