基于CPLD的異步串行收發(fā)器設(shè)計(jì)
關(guān)鍵詞：異步串行收發(fā)器；混合輸入；在系統(tǒng)可編程；CPLD；ispLSI1016
傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計(jì)主要基于標(biāo)準(zhǔn)邏輯器件并采用“Ｂｏｔｔｏｍ－Ｕｐ”（自底向上）的方法構(gòu)成系統(tǒng)。這種“試湊法”設(shè)計(jì)無固定套路可尋，主要憑借設(shè)計(jì)者的經(jīng)驗(yàn)。所設(shè)計(jì)的數(shù)字系統(tǒng)雖然不乏構(gòu)思巧妙者，但往往要用很多標(biāo)準(zhǔn)器件，而且系統(tǒng)布線復(fù)雜，體積功耗大，可靠性差，相互交流和查錯(cuò)修改不便，設(shè)計(jì)周期也長。隨著電子技術(shù)的發(fā)展，采用先進(jìn)的ＣＰＬＤ ?復(fù)雜的可編程邏輯器件?器件取代傳統(tǒng)電路已經(jīng)成為技術(shù)發(fā)展的必然趨勢。Ｌａｔｔｉｃｅ公司的ｉｓｐＬＳＩ是當(dāng)今世界上速度最快密度最高的ＣＰＬＤ之一。它采用先進(jìn)的ＩＳＰ技術(shù)，使器件無需拆卸即可在系統(tǒng)內(nèi)重新配置邏輯功能。數(shù)字系統(tǒng)設(shè)計(jì)的革命性變化，使得傳統(tǒng)的“固定功能集成塊＋連線”的設(shè)計(jì)方法正逐步退出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)正在成為電子系統(tǒng)設(shè)計(jì)方法的主流。
本設(shè)計(jì)選用Ｌａｔｔｉｃｅ公司生產(chǎn)的ｉｓｐＬＳＩ１０１６器件，并以“異步串行收發(fā)器”為例，采用現(xiàn)代電路與系統(tǒng)中的設(shè)計(jì)思想來說明“基于芯片的設(shè)計(jì)”在實(shí)現(xiàn)數(shù)字系統(tǒng)的具體應(yīng)用方法。這種設(shè)計(jì)方法不僅可使硬件設(shè)計(jì)“軟件化”、縮短設(shè)計(jì)周期、提高效率，而且易于修改和“升級(jí)”。
１ 異步串行收發(fā)器的工作原理
異步串行收發(fā)器的工作原理主要包括兩部分：第一是接收串行數(shù)據(jù)并將其轉(zhuǎn)化為并行數(shù)據(jù)，第二是把并行數(shù)據(jù)以串行數(shù)據(jù)方式發(fā)送出去。由于接收和發(fā)送是異步的，所以接收部分和發(fā)送部分需要不同的時(shí)鐘。
發(fā)送部分的系統(tǒng)工作原理如圖１所示，其中ＴＸＤ?７?０?是并行數(shù)據(jù)輸入信號(hào)，ＴＢＩＴＣＬＫ是發(fā)送器時(shí)鐘信號(hào)，ＲＥＳＥＴＦ是發(fā)送器控制模塊內(nèi)部復(fù)位信號(hào)，ＭＷＤＳＬＦ是電平敏感鎖存器使能信號(hào)，ＴＲＳＴＦ是一位鎖存器模塊復(fù)位信號(hào)，ＴＸＤＡＴＡ是串行數(shù)據(jù)輸出信號(hào)。
當(dāng)發(fā)送電路工作時(shí)，電平敏感鎖存器使能信號(hào)（ＭＷＤＳＬＦ）有效，并行數(shù)據(jù)被送入鎖存器，之后，控制模塊１產(chǎn)生并入串出移位寄存器裝入信號(hào)（ＳＴＬＤ），以在時(shí)鐘信號(hào)（ＴＢＩＴＣＬＫ）的作用下，將并行數(shù)據(jù)裝入并入串出移位寄存器，然后，控制模塊１再產(chǎn)生并入串出移位寄存器移位信號(hào)（ＳＴＬＤ），并在時(shí)鐘信號(hào)（ＴＢＩＴＣＬＫ）的作用下，將并行數(shù)據(jù)移出。
接收部分的系統(tǒng)工作原理如圖２所示，其中ＲＸＤＡＴＡ是串行數(shù)據(jù)輸入信號(hào)，ＲＢＩＴＣＬＫ是接收器時(shí)鐘信號(hào)，ＲＥ-ＳＥＴＦ是接收器控制模塊內(nèi)部復(fù)位信號(hào)，ＭＲＤＳＬＦ為邊沿觸發(fā)鎖存器使能信號(hào)，ＲＸＤ?７：０?是并行數(shù)據(jù)輸出信號(hào)，ＲＤＲＤＹＦ是并行數(shù)據(jù)準(zhǔn)備好信號(hào)。該部分電路工作時(shí)，首先在時(shí)鐘信號(hào)（ＲＢＩＴＣＬＫ）的作用下，串行數(shù)據(jù)（ＲＸＤＡＴＡ）被串入并出移位寄存器轉(zhuǎn)化為并行數(shù)據(jù)；同時(shí)，控制模塊２在行計(jì)數(shù)控制下，在一幀串行數(shù)據(jù)到并行數(shù)據(jù)轉(zhuǎn)換完成時(shí)，使邊沿觸發(fā)鎖存器使能信號(hào)ＭＲＤＳＬＦ有效；之后，在控制模塊產(chǎn)生的時(shí)鐘信號(hào)的作用下將并行數(shù)據(jù)鎖存到鎖存器，同時(shí)，使并行數(shù)據(jù)準(zhǔn)備好信號(hào)（ＲＤＲＤＹＦ）有效。
２ 異步串行收發(fā)器的具體實(shí)現(xiàn)
硬件電路功能來用Ｌａｔｔｉｃｅ公司的ＣＰＬＤ來實(shí)現(xiàn)，用ｉｓｐＬＥＶＥＲ３．０ 進(jìn)行軟件設(shè)計(jì)。可利用原理圖和硬件描述語言ＶＨＤＬ完成源文件的設(shè)計(jì)。以下對其ＣＰＬＤ流程源文件及仿真波形作以介紹。
２．１ 用ｉｓｐＬＥＶＥＲ軟件設(shè)計(jì)ＣＰＬＤ的流程
Ｌａｔｔｉｃｅ公司新的設(shè)計(jì)工具ｉｓｐＬＥＶＥＲ可支持ｉｓｐ-ＭＡＣＨ、 ｉｓｐＬＳＩ、 ｉｓｐＧＤＸ、 ｉｓｐＧＡＬ、 ＧＡＬ器件以及具有革新意義的新的ｉｓｐＭＡＣＨ ５０００ＶＧ和ｉｓｐＭＡＣＨ ４０００ ＣＰＬＤ器件系列。用ｉｓｐＬＥＶＥＲ設(shè)計(jì)ＣＰＬＤ的源文件主要有硬件描述語言（ＶＨＤＬ、Ｖｅｒｉｌｏｇ ＨＤＬ和ＡＢＬＥ－ＨＤＬ）、電路原理圖和網(wǎng)表五種方式。在利用該軟件設(shè)計(jì)數(shù)字電路與系統(tǒng)時(shí)，可采用原理圖、硬件描述語言以及混合輸入方式。本設(shè)計(jì)將采用混合輸入方式（原理圖與ＶＨＤＬ語言）。用ｉｓｐＬＥＶＥＲ軟件設(shè)計(jì)ＣＰＬＤ的基本流程如圖３所示。
２．２ 源文件輸入
ｉｓｐＬＥＶＥＲ軟件的系統(tǒng)庫包括３部分：可編程大規(guī)模集成電路庫（ｐＬＳＩ）、通用電路庫（ＧＥＮＥＲＩＣ）、用戶自己設(shè)計(jì)的元件庫（Ｌｏｃａｌ）。這些庫中又列出了若干子庫，而這些子庫都是以宏來定義的，如門（Ｇａｔｅ）、寄存器（Ｒｅｇｓ）、算術(shù)運(yùn)算器（Ａｒｉｔｈｓ）、Ｉ／Ｏ端口等。
在原理圖輸入方式中，首先應(yīng)當(dāng)用這些宏來構(gòu)成電路符號(hào)，然后像邏輯元件那樣畫成原理圖，同時(shí)給出它們的連線以及各個(gè)輸入輸出緩沖器電路的具體配置。由此構(gòu)成的宏在原理圖上只是一些方框形的符號(hào)，沒有涉及其內(nèi)部具體邏輯，因而這種宏實(shí)際上是一種所謂的頂層原理圖。與頂層原理圖對應(yīng)的是底層原理圖，頂層原理圖實(shí)際上是一種由各種門和觸發(fā)器等基本邏輯器件組成的基本原理圖，可以說它是頂層原理圖的內(nèi)核。除了直接用基本邏輯器件構(gòu)成底層原理圖外，還可以用硬件描述語言編寫源文件模塊以作為宏，同時(shí)作為一種底層原理圖去充實(shí)、支持頂層原理圖。頂層模塊原理圖如圖４所示。
頂層宏模塊中發(fā)送器部分?ＴＲＡＮＳＭＩＴＴＥＲＭ＿Ｓ?的原理圖如圖５所示，電平鎖存器、一位鎖存器模塊以及控制模塊１部分可調(diào)用系統(tǒng)庫內(nèi)的宏模塊，因?yàn)檫@一部分硬件電路已很成熟，而且并不是很復(fù)雜。調(diào)用庫內(nèi)宏模塊用相對于硬件描述語言而言，其占用系統(tǒng)資源較少。
圖５中，圓圈部分的并入串出移位寄存器（ＰＳ＿ＳＨＩＦＴＲＥＧ）宏模塊可用硬件描述語言（ＶＨＤＬ）進(jìn)行功能描述。其ＶＨＤＬ源文件如下：
ＬＩＢＲＡＲＹ ｉｅｅｅ；
ＵＳＥ ｉｅｅｅ．ｓｔｄ ｌｏｇｉｃ １１６４．ＡＬＬ；
ｅｎｔｉｔｙ ｌｏｇｉｃ１６６ ｉｓ
Ｐｏｒｔ ? Ａ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｂ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｃ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ＣＬＫ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｄ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｅ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｆ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｇ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｈ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ＳＥＲ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ＳＴＬＤ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ＱＨ ? Ｏｕｔ ｓｔｄ ｌｏｇｉｃ ?；
ｅｎｄ ｌｏｇｉｃ１６６；
ａｒｃｈｉｔｅｃｔｕｒｅ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ｌｏｇｉｃ１６６ ｉｓ
ｓｉｇｎａｌ ｔ ｌａｔｃｈ? ｓｔｄ ｌｏｇｉｃ ｖｅｃｔｏｒ?７ ｄｏｗｎｔｏ ０?；
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ?ＳＴＬＤ，ＣＬＫ，ＳＥＲ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ?
ｂｅｇｉｎ
ｉｆ?ＣＬＫ＇ｅｖｅｎｔ ａｎｄ ＣＬＫ＝′１′? ｔｈｅｎ
ｉｆ?ＳＴＬＤ＝′１′? ｔｈｅｎ
ｔ ｌａｔｃｈ?７?＜＝Ａ；
ｔ ｌａｔｃｈ?６?＜＝Ｂ；
ｔ ｌａｔｃｈ?５?＜＝Ｃ；
ｔ ｌａｔｃｈ?４?＜＝Ｄ；
ｔ ｌａｔｃｈ?３?＜＝Ｅ；
ｔ ｌａｔｃｈ?２?＜＝Ｆ；
ｔ ｌａｔｃｈ?１?＜＝Ｇ；
ｔ ｌａｔｃｈ?０?＜＝Ｈ；
ｅｌｓｅ
ｔ ｌａｔｃｈ?０?＜＝ｔ ｌａｔｃｈ?１?；
ｔ ｌａｔｃｈ?１?＜＝ｔ ｌａｔｃｈ?２?；
ｔ ｌａｔｃｈ?２?＜＝ｔ ｌａｔｃｈ?３?；
ｔ ｌａｔｃｈ?３?＜＝ｔ ｌａｔｃｈ?４?；
ｔ ｌａｔｃｈ?４?＜＝ｔ ｌａｔｃｈ?５?；
ｔ ｌａｔｃｈ?５?＜＝ｔ ｌａｔｃｈ?６?；
ｔ ｌａｔｃｈ?６?＜＝ｔ ｌａｔｃｈ?７?；
ｔ ｌａｔｃｈ?７?＜＝ＳＥＲ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ
ＱＨ＜＝ｔ ｌａｔｃｈ?０?；
ｅｎｄ ＢＥＨＡＶＩＯＲＡＬ；
圖5
頂層宏模塊中接收器部分?ＲＥＣＥＩＶＥＲ＿Ｓ?的原理圖如圖６所示，邊沿觸發(fā)鎖存器、串入并出移位寄存器以及控制模塊２部分可以調(diào)用系統(tǒng)庫內(nèi)的宏模塊。圖中圓圈部分的計(jì)數(shù)器（ＣＯＵＮＴＥＲ９）宏模塊可用硬件描述語言（ＶＨＤＬ）進(jìn)行功能描述。ＶＨＤＬ源文件如下：
ＬＩＢＲＡＲＹ ｖａｎｍａｃｒｏ；
ＵＳＥ ｖａｎｍａｃｒｏ．ｃｏｍｐｏｎｅｎｔｓ．ＡＬＬ；
ＬＩＢＲＡＲＹ ｉｅｅｅ；
ＬＩＢＲＡＲＹ ｇｅｎｅｒｉｃｓ；
ＵＳＥ ｉｅｅｅ．ｓｔｄ ｌｏｇｉｃ １１６４．ＡＬＬ；
ＵＳＥ ｉｅｅｅ．ｎｕｍｅｒｉｃ ｓｔｄ．ＡＬＬ；
ＵＳＥ ｇｅｎｅｒｉｃｓ．ｃｏｍｐｏｎｅｎｔｓ．ＡＬＬ；
ｅｎｔｉｔｙ ｃｏｕｎｔｅｒ９ ｉｓ
Ｐｏｒｔ ? ｃｌｋ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ｃａｏ ? Ｏｕｔ ｓｔｄ ｌｏｇｉｃ ?；
ｅｎｄ ｃｏｕｎｔｅｒ９；
ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖ ｏｆ ｃｏｕｎｔｅｒ９ ｉｓ
ｓｉｇｎａｌ ｃｏｕｎｔｅｒ? ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９；
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ?ｃｌｋ?
ｂｅｇｉｎ
圖6
ｉｆ?ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′０′? ｔｈｅｎ
ｉｆ?ｃｏｕｎｔｅｒ＝９? ｔｈｅｎ
ｃｏｕｎｔｅｒ＜＝０；
ｅｌｓｅ
ｃｏｕｎｔｅｒ＜＝ｃｏｕｎｔｅｒ＋１；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ；
ｐｒｏｃｅｓｓ?ｃｏｕｎｔｅｒ?
ｂｅｇｉｎ
ｉｆ?ｃｏｕｎｔｅｒ＝９? ｔｈｅｎ
ｃａｏ＜＝′１′；
ｅｌｓｅ
ｃａｏ＜＝′０′；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ；
ｅｎｄ ｂｅｈａｖ；
在上述源文件設(shè)計(jì)中，控制模塊１和控制模塊２都采用了調(diào)用宏模塊的方式。在此設(shè)計(jì)中，時(shí)序控制十分重要，而采用調(diào)用宏模塊的原理圖輸入方式能很好的控制延時(shí)參數(shù)。如果用硬件描述語言進(jìn)行時(shí)序功能描述，那么經(jīng)邏輯綜合、優(yōu)化后，其延時(shí)參數(shù)有時(shí)很難控制。而減小延時(shí)參數(shù)需要更多的資源來補(bǔ)償。
２．３ 仿真分析
ｉｓｐＬＥＶＥＲ軟件提供了強(qiáng)大的功能仿真和時(shí)序仿真功能，其最高仿真頻率可達(dá)３６ＭＨｚ。圖７是接收器部分的仿真波形。預(yù)接收的串行數(shù)據(jù)為：“１０１０１１１０”。而發(fā)送器部分的仿真波形如圖８所示。預(yù)發(fā)送的并行數(shù)據(jù)為：ＴＸＤ０＝‘１’，ＴＸＤ１＝‘０’，ＴＸＤ２＝‘１’，ＴＸＤ３＝‘０’，ＴＸＤ４＝‘１’，ＴＸＤ５＝‘１’，ＴＸＤ６＝‘１’，ＴＸＤ７＝‘０’。
３ 結(jié)論
該設(shè)計(jì)充分體現(xiàn)了ＩＳＰ技術(shù)的優(yōu)越性，使整個(gè)系統(tǒng)無論從最初方案的設(shè)計(jì)到編寫程序，還是從仿真調(diào)試到下載驗(yàn)證，都顯得相當(dāng)快捷和方便。采用ＩＳＰ技術(shù)具有流程簡單、無引腳損傷、可實(shí)現(xiàn)多功能硬件、并可為測試重構(gòu)邏輯等優(yōu)點(diǎn)。隨著網(wǎng)絡(luò)技術(shù)的日益完善，通過網(wǎng)絡(luò)來對遠(yuǎn)隔萬里的用戶系統(tǒng)進(jìn)行軟件版本的升級(jí)換代，無疑會(huì)給廠家與用戶帶來更多方便。該異步串行收發(fā)器接收和發(fā)送的ｂｉｔ數(shù)可根據(jù)具體需要進(jìn)行相應(yīng)的改動(dòng)，而且只需改動(dòng)底層模塊中的鎖存器、串入并出移位寄存器及并入串出移位寄存器的ｂｉｔ數(shù)和計(jì)數(shù)器的大小（控制模塊部分不需改動(dòng)），然后再經(jīng)相關(guān)軟件的綜合和適配，即可重新下載到具體器件中。該設(shè)計(jì)中 ｂｉｔ數(shù)選擇８位，完全是出于所選器件的容量考慮。
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