電池供電和功耗敏感應用的迅猛增長刺激了全球?qū)Φ凸陌雽w的需求。今天，功耗敏感應用的人員面對更加嚴格的系統(tǒng)總體功耗限制、規(guī)范和標準。今天，功耗敏感應用的設計人員正面對著更嚴格的系統(tǒng)總體功耗限制、規(guī)范和標準。與此同時，這些應用對功能、性能和復雜性的要求也在增加，但卻不能增加電池消耗或成本。
設計人員過去依賴ASIC而不是FPGA來滿足其設計中的低功耗約束。由于開發(fā)周期較長，一次性工程費用（NRE）高，缺乏應對標準變化及進行后期設計修改的靈活性，所以采用硬連線ASIC風險較高，對產(chǎn)品生命周期較短的應用不太實際。隨著競爭加劇，上市時間對產(chǎn)品的成敗越來越重要，PLD逐漸成為首選的解決方案。市場研究機構(gòu)iSuppli預測，在約值200億美元的ASIC市場中，高達30億美元的份額將會轉(zhuǎn)向低功耗FPGA解決方案。
事實上，設計人員已逐漸發(fā)現(xiàn)要適應不斷演進的標準、縮短開發(fā)周期并達到下一代先進半導體產(chǎn)品所要求的封裝尺寸和功耗指標，必須采用低功耗的可重編程解決方案。例如，用于智能手機的FPGA必須在超低功耗和手機內(nèi)各種不同技術 (如存儲、觸摸屏或鍵盤) 的高效控制及接口能力之間實現(xiàn)平衡。
FPGA的選擇
當然，并非所有的可編程邏輯技術都能很好地滿足低功耗要求。事實上，當今市場某些所謂的“低功耗”器件的電流消耗高達30mA，這往往比對功率敏感的典型電池供電應用所能容忍的耗電量高出1～2個數(shù)量級。
可編程器件在上電和配置之后的功耗分為兩種基本形式——靜態(tài)功耗和動態(tài)功耗。靜態(tài)功耗是器件上電配置后閑置狀態(tài)下的耗電量；而動態(tài)功耗則是指器件在工作狀態(tài)下的耗電量。以往，動態(tài)功耗是功耗的主要部分，為了解決動態(tài)功耗問題，器件電源電壓 (Vcc) 曾經(jīng)隨工藝尺寸的縮小而不斷降低，系統(tǒng)電壓也隨之減小，但是繼續(xù)降低器件Vcc的日子已不復存在。不僅如此，由于基于SRAM的器件晶體管密度極高，每一次半導體制造工藝節(jié)點的縮小都意味著靜態(tài)功耗的增加。因為工藝節(jié)點縮小后，量子隧道效應（quantum tunneling）和亞閾區(qū)泄漏（sub-threshold leakage)之類的問題變得更加嚴重，這對面向功耗敏感應用的器件來說，是一個實實在在的挑戰(zhàn)。隨著漏電流加劇，靜態(tài)功耗開始成為功耗的主要部分，成為人門最關心的問題。
由于不需要數(shù)百萬耗電的 SRAM 配置數(shù)據(jù)存儲單元，故基于閃存的非易失性FPGA的靜態(tài)功耗比基于SRAM解決方案要低得多，因而成為功率敏感應用的理想選擇。
針對功耗和I/O而優(yōu)化的FPGA
以基于閃存的IGLOO PLUS FPGA為例，它針對I/O密集的應用進行了優(yōu)化，除提供可編程邏輯器件通常具有的可定制及上市速度快等優(yōu)點之外，還可為工業(yè)手持應用 (如RFID讀取器) 的設計人員提供與多個器件連接的能力。如圖1所示，在這類控制應用中，IGLOO PLUS FPGA可用于電平轉(zhuǎn)換、通用I/O擴展、地址和數(shù)據(jù)總線的多路復用/解碼、排序、接口轉(zhuǎn)換，以及膠粘邏輯 (glue logic)。
在給定封裝尺寸下，IGLOO PLUS系列可提供極佳的每I/O功耗、面積、邏輯和功能比率。與采用同類封裝的競爭可編程邏輯器件相比，IGLOO PLUS的靜態(tài)功耗降低至其1/6；動態(tài)功耗減少50%；I/O密度提高1倍；邏輯密度高出1.7倍。
I/O解決方案設計人員面對各種各樣的實現(xiàn)方案和配置選擇，這些選擇可能直接影響其最終設計的效率和效能。這種靈活的I/O結(jié)構(gòu)支持寬泛的電壓和I/O標準，能夠幫助用戶應對日益增多的各種不同應用的挑戰(zhàn)。愛特公司 Libero集成設計環(huán)境(IDE) 提供了一種簡易的I/O實現(xiàn)方法，從而開發(fā)出強大而穩(wěn)健的設計。
結(jié)語
隨著電池供電和功率敏感應用的急劇增長刺激了全球?qū)Φ凸陌雽w的需求，設計人員正逐漸發(fā)現(xiàn)需要采用低功耗可重編程解決方案來適應不斷演進的標準和技術；加快上市速度，并提供下一代前沿硅解決方案所需的封裝和功耗性能。對于當前采用可編程邏輯技術的設計人員來說，確定哪一種是最佳器件主要取決于功耗、性能、邏輯和I/O數(shù)量等設計約束。
下載文檔
