數(shù)字直放站中CPRI協(xié)議的FPGA實現(xiàn)

0 引 言 
    隨著移動通信的發(fā)展。通信網(wǎng)絡(luò)覆蓋范圍已經(jīng)成為衡量通信網(wǎng)絡(luò)運行的重要標準，直接影響著運營商的經(jīng)濟效益。而直放站的發(fā)展應(yīng)用，已成為提高運營商網(wǎng)絡(luò)質(zhì)量，解決網(wǎng)絡(luò)盲區(qū)或弱區(qū)問題，增強網(wǎng)絡(luò)覆蓋的主要手段之一。一個基站可以與幾個直放站相連，可以組成鏈狀、星型、樹型等靈活的拓撲結(jié)構(gòu)，使基站的覆蓋范圍大大增加。同時，既節(jié)省空間，又降低成本，提高了組網(wǎng)的效率。
    但由于傳統(tǒng)模擬直放站設(shè)備間沒有統(tǒng)一的協(xié)議規(guī)范，無法滿足系統(tǒng)廠商與直放站廠商的兼容，無法實現(xiàn)基站和直放站之間更有效的互通，從而限制了兩者之間控制和數(shù)據(jù)的可靠傳輸。2003年6年，由包括愛立信、華為、NEC、北電網(wǎng)絡(luò)及西門子5大集團合力制定了CPRI(Common Public Radio Interface)接口。該組織成立的主要目的是制定這個接口的標準協(xié)議，從而使該接口成為一個公共的可用的指標。開放的CPRI接口為3G基站產(chǎn)品和2G數(shù)字直放站在增加效益，提高靈活性方面提供了便利。

1 CPRI協(xié)議概述
    CPRI規(guī)范定義了物理層和鏈路層兩層協(xié)議，能實現(xiàn)數(shù)字基帶IQ信號傳輸時分復(fù)用，其協(xié)議結(jié)構(gòu)圖如圖1所示。物理層用千兆以太網(wǎng)的標準，傳輸?shù)臄?shù)據(jù)采用8 B／10 B編解碼，通過光模塊串行發(fā)送，為達到所要求的靈活度和成本效益，線路比特速率有614．4 Mb／s，1228.8 Mb／s和2 457．6 Mb／s三種。鏈路層定義了一個同步的幀結(jié)構(gòu)。幀結(jié)構(gòu)包括基本幀和超幀，每個基本幀的幀頻為3．84 MHz，包括16個時隙，根據(jù)線路比特率的不同，每個時隙的大小分別為1 B。2 B，4 B。其中第一個時隙為控制時隙，其余15個時隙為I／O數(shù)據(jù)時隙，用來傳送I／O數(shù)據(jù)流。超幀則由256個基本幀構(gòu)成，256個基本幀的控制時隙共同構(gòu)成超幀的控制結(jié)構(gòu)(如圖2所示)，同時，定義了快速C／M通道(以太網(wǎng))和慢速C／M通道(HDLC)，用于傳送控制類和管理類的數(shù)據(jù)，可以對直放站進行維護。

2 硬件實現(xiàn)方案
2．1 方案對比
    對于CPRI硬件實現(xiàn)方案，有以下幾種方案可以選擇：
    (1)PMC方案。采用PMC7830或PMC7832芯片，這一類芯片把CPRI協(xié)議全部集成在芯片內(nèi)部，只留出接口，使用簡單方便，可完全支持用于無線基站連接的公共射頻接口(CPRI)規(guī)范。
    (2)用帶ROCKET IO的FPGA實現(xiàn)CPRI協(xié)議，此方法靈活性高，但開發(fā)時間周期會比較長，影響產(chǎn)品開發(fā)。
    (3)FPGA與SCAN25100相結(jié)合。由FPGA實現(xiàn)CPRI的成解幀及相關(guān)接口設(shè)計，SCAN25100負責(zé)完成8 B／10 B編解碼和高速串并轉(zhuǎn)換。鏈路層的幀協(xié)議修改方便，而物理層則由芯片完成，使用簡單，性能穩(wěn)定。開發(fā)成本較低，且擴展性好。
    (4)FPGA與TLK4015相結(jié)合。TLK4015是4通道、0．6～1．5 Gb／s通道收發(fā)器，當(dāng)系統(tǒng)需要多的通道數(shù)時，使用該方案可以減少電路板尺寸。
2．2 硬件詳細設(shè)計
    該設(shè)計采用第3種的硬件實現(xiàn)方案，整個硬件實現(xiàn)由5個部分組成，如圖3所示，分別為CPRI鏈路層協(xié)議實現(xiàn)模塊，CPRI物理層協(xié)議實現(xiàn)模塊、光傳輸模塊、時鐘管理模塊和系統(tǒng)配置與監(jiān)控模塊。

2．2．1 CPRI鏈路層協(xié)議實現(xiàn)模塊
    CPRI鏈路層只是定義了一個同步的幀結(jié)構(gòu)，而里面的IQ數(shù)據(jù)和控制管理數(shù)據(jù)都是由用戶按需求自由處理的，采用FPGA實現(xiàn)CPRI的成幀、解幀及相關(guān)的控制，處理靈活，方便以后服務(wù)增加進行升級。在下面的軟件部分做詳細介紹。
2．2．2 CPRI物理層協(xié)議實現(xiàn)模塊
    采用國半的CPRI串行／解串器SCAN25100。SCAN25100是專門為CPRI協(xié)議設(shè)計的高速串并轉(zhuǎn)換芯片，除了串并轉(zhuǎn)換之外，還有8 B／10 B編解碼功能，其內(nèi)部結(jié)構(gòu)框圖如圖4所示。
    圖4中的TXCLK和RXCLK都是雙邊沿采集數(shù)據(jù)，降低了頻率要求，光纖接口(DOUT和RIN)的速率由TXCLK決定，當(dāng)TXLCK為61．44 MHz時，經(jīng)8 B／10 B編碼，再并串轉(zhuǎn)換后，DOUT的速率就是1 228．8 Mb／s。對于RXCLK也就是接收過程的時鐘，可以采用芯片內(nèi)部自動恢復(fù)模式。當(dāng)作為RE端時，內(nèi)部振蕩器產(chǎn)生的30．72 MHz時鐘SYSCLK可以直接作為參考時鐘REFCLK，省去一個精準的外部時鐘，而且可以利用芯片上的兩個鎖相環(huán)路自動將遠程射頻單元同步到負責(zé)基帶處理工作的基站。當(dāng)作為REC端時，需要由時鐘芯片產(chǎn)生30．72 MHz的時鐘給SCAN25100當(dāng)參考時鐘。具體應(yīng)用時，可以使用芯片的配置引腳進行芯片工作模式配置，也可以用MDIO接口對芯片內(nèi)部寄存器進行編程，達到配置芯片的目的。
    此外，該芯片還提供了延遲校準測量功能，通過讀內(nèi)部相應(yīng)的寄存器值，再進行簡單的換算后，就可以得到數(shù)據(jù)的傳輸延遲，其準確度達到±800 ps。SCAN25100很好地滿足CPRI物理層的功能，性能穩(wěn)定，省去了8 B／10 B編解碼和接收端的時鐘恢復(fù)，減輕FPGA開發(fā)壓力。
2．2．3 光纖傳輸模塊
    由于CPRI光口的傳輸速率有614．4 Mb／s，1228．8 Mb／s和2 457．6 Mb／s三種，所以光纖模塊應(yīng)該選用多模光纖模塊，可以滿足3種速率的不同選擇。實現(xiàn)多塊單板之間的通信，形成鏈狀和星型混全組網(wǎng)，提高整個數(shù)字直放站系統(tǒng)的覆蓋范圍。
2．2．4 時鐘管理模塊
    對于數(shù)字直放站系統(tǒng)，需要用到好幾個低抖動、低相位噪聲時鐘，如SCAN25100，F(xiàn)PGA等，而且電平有LVDS，LVPECL，CMOS等。時鐘是整個系統(tǒng)的核心，其性能直接影響整個系統(tǒng)的工作。
    AD9516是一款將低相位噪聲時鐘發(fā)生和小于1 ps低抖動14通道時鐘分配功能集成在一起的時鐘集成電路。內(nèi)部集成了1個整數(shù)n分頻的頻率合成器、2個參考輸入端、1個壓控振蕩器(VCO)、可編程驅(qū)動器、可調(diào)延遲線和14個時鐘驅(qū)動器，包括LVPECL，IVDS和CMOS三種電平模式輸出。由于片內(nèi)集成了VC0，省去了外部振蕩器，同時也提高了系統(tǒng)設(shè)計的穩(wěn)定性。3種電平模式時鐘輸出，豐富了接口方式，給系統(tǒng)設(shè)計提供了便利，因此，該系統(tǒng)中采用ADI的時鐘芯片AD9516。
2．2．5 系統(tǒng)配置及監(jiān)控
    利用單片機對時鐘芯片等進行初始化配置，與FPGA進行通信，實現(xiàn)相應(yīng)的系統(tǒng)監(jiān)控功能。
2．3 電路接口設(shè)計和PCB布板問題
2．3．1 接口電平
    SCAN25100的串口輸出是CML差分電平模式，而光纖模塊的接口電平是LVPECL差分電平模式，為了實現(xiàn)穩(wěn)定可靠工作，需要進行接口電平轉(zhuǎn)換，其接口轉(zhuǎn)換如圖5所示。

    在該系統(tǒng)中，當(dāng)CML差分輸出時，芯片已經(jīng)在差分輸出加了電阻．而光纖模塊的LVPECL電平中已經(jīng)有隔直電容，所以在處理兩者之間的接口電平時顯得十分簡單，可以把兩者直接相連就可以解決接口電平匹配問題。
2．3．2 PCB布板
    由于是GHz級的設(shè)計，對PCB設(shè)計的要求較高．對高速差分布線，特別是光模塊和SCAN25100接口走線(圖4中的DOUT和RIN)，應(yīng)該盡量短且不同層布線，減少收發(fā)之間的串?dāng)_，增加回流過孔減少其他信號耦合，設(shè)計好高速差分走線的阻抗匹配，保證高速串行信號的完整性。

3 軟件實現(xiàn)
3．1 單片機
    實現(xiàn)SPI通信協(xié)議．完成對時鐘芯片、A／D與D／A的初始化配置，使得時鐘芯片提供多路時鐘分別給FPGA．SCAN25100，A／D與D／A。實現(xiàn)I2C通信協(xié)議，完成單片機與FPGA之間的通信，從而對數(shù)字中頻進行設(shè)置及監(jiān)控。實現(xiàn)485總線對整個系統(tǒng)進行監(jiān)控。
3．2 FPGA
    主要是完成CPRI的鏈路層協(xié)議。主要分為3個模塊，發(fā)送、接收、CPRI啟動過程模塊。其結(jié)構(gòu)如圖6所示，F(xiàn)PGA內(nèi)部實現(xiàn)CPRI的成解幀和數(shù)字上下變頻(DDc及DUC．這里不在討論)，發(fā)送模塊負責(zé)把數(shù)字下變頻數(shù)據(jù)通過CPRI幀發(fā)送給SCAN25100，接收模塊則把接收的CPRI幀提取出數(shù)字上變頻需要的數(shù)據(jù)。只有當(dāng)啟動模塊完成后。輸出1個控制信號，數(shù)字中頻和CPRI之間才能互相傳遞數(shù)據(jù)。

3．2．1 發(fā)送模塊
    按照CPRI基本幀和超幀結(jié)構(gòu)，把DDC(數(shù)字下變頻)的IQ數(shù)據(jù)信號與相應(yīng)的控制信號成幀后發(fā)送給SCAN25100，SCAN25100再進行8 B／10 B編碼，從光模塊發(fā)送出去。如圖7所示，TXMGR模塊產(chǎn)生IQ數(shù)據(jù)和控制數(shù)據(jù)的使能信號；TXCTRL模塊則對CPRI超幀的控制時隙進行狀態(tài)轉(zhuǎn)換，產(chǎn)生不同的控制信號，從而從FIFO中選擇讀出不同的控制信號；TXDDR模塊則是把數(shù)據(jù)通過時鐘雙邊沿進行發(fā)送。

3．2．2 接收模塊
    將從SCAN25100接收到的數(shù)據(jù)進行同步頭(K28．5)檢測，進行CPRI解幀工作，把控制信號和IQ數(shù)據(jù)信號分解出來，IQ數(shù)據(jù)信號送到DUC(數(shù)字上變頻)。如圖8所示，RXDDR模塊則是通過時鐘雙邊沿接收數(shù)據(jù)；RxMGR模塊通過檢測幀頭產(chǎn)生IQ數(shù)據(jù)和控制數(shù)據(jù)的使能信號；RXCTRL模塊則對CPRI超幀的控制時隙進行狀態(tài)轉(zhuǎn)換，產(chǎn)生不同的控制信號，從而把接收到不同的控制信號寫入FIFO，提供給其他模塊。

3．2．3 CPRI啟動過程模塊
    CPRI規(guī)范中的啟動過程，此過程是相當(dāng)重要的，需要軟件和硬件共同完成。協(xié)商確定物理層的協(xié)議、慢速通道(HDLC)和快速通道(以太網(wǎng))的傳輸速率，完成REC和RE之間的鏈路建立，從而進行正常的通信過程。在設(shè)計過程中，理清各個狀態(tài)的作用，利用狀態(tài)機實現(xiàn)啟動過程，整個流程如圖9所示。

4 實際測試結(jié)果
4．1 自環(huán)測試
    在實驗室常溫環(huán)境下進行實際測試，采用Chips-cope抓取發(fā)送和接收的數(shù)據(jù)進行比較的方法。也就是說，產(chǎn)生一段測試數(shù)據(jù)，按CPRI幀格式發(fā)送給sCAN25100，通過光模塊自環(huán)回來，如圖3所示，然后用Chipscope抓取接收回來的數(shù)據(jù)，與發(fā)送的數(shù)據(jù)進行對比，確認鏈路是正常通信。
    經(jīng)過反復(fù)測試，該系統(tǒng)已經(jīng)能正常穩(wěn)定通信，如圖10所示。發(fā)送數(shù)據(jù)(Txdata)幀頭為OxBC50，發(fā)送時刻為2172，隨后的發(fā)送數(shù)據(jù)的高8位和低8位分別以2累加。接收數(shù)據(jù)(RxData)在2193時刻接收到幀頭OXBC50，隨后接收到的數(shù)據(jù)也是高8位和低8位分別以2累加，而且跟發(fā)送的數(shù)據(jù)是一樣的。

4．2 聯(lián)合測試
    CPRI模塊的成解幀都是在FPGA內(nèi)部完成的，而數(shù)字中頻模塊(DDC，DUC)也全部在FPGA里面完成設(shè)計，如圖6所示。兩部分的接口顯得非常簡單，只需要把兩部分代碼整合成一個工程就行。同樣，在實驗室常溫環(huán)境下進行測試，整個系統(tǒng)能正常穩(wěn)定的工作。

5 結(jié) 語
    CPRI是規(guī)范基站內(nèi)部REC和RE之間的接口標準協(xié)議。該設(shè)計把CPRI的兩層協(xié)議分開設(shè)計實現(xiàn)，FPGA實現(xiàn)CPRI鏈路層，設(shè)計靈活。芯片SCAN25100實現(xiàn)物理層，由于芯片具備自動同步及準確校準時延等功能，方便后續(xù)設(shè)計分布式遠程射頻基站系統(tǒng)。通過對電路板的實際測試，調(diào)整電路設(shè)計及PCB部分布線設(shè)計，不斷地調(diào)整優(yōu)化設(shè)計，CPRI模塊正常穩(wěn)定工作，該模塊已經(jīng)和其他模塊(DDC，DUC等)通過了聯(lián)合測試。