1 前言
隨著FPGA的飛速發(fā)展與其在現(xiàn)代電子設(shè)計中的廣泛應(yīng)用，越來越多的實驗和設(shè)計中會運用FPGA與RS232通信。與此同時， FPGA具有功能強大、開發(fā)過程投資小、周期短、可反復(fù)編程等特點。筆者在FPGA芯片上集成了串行接收功能模塊，從而簡化了電路、縮小了電路板的體積、提高了可靠性。本文主要介紹圍繞FPGA所設(shè)計的符合 RS232標(biāo)準(zhǔn)的串行接收模塊。
2 異步串行通信原理
串行通信分為兩種類型：同步通信方式和異步通信方式。本設(shè)計采用的是異步通信方式，其的特點是：通信的發(fā)送方和接收方各自有獨立的時鐘，傳輸?shù)乃俾视呻p方約定。國際上規(guī)定的一個串行通信波特率標(biāo)準(zhǔn)系列是：110、300、600、1200、1800、2400、4800、9600、 19200，單位是 bps。本文采用的是 19200bps。
異步傳輸是一個字符接一個字符傳輸。一個字符的信息由起始位、數(shù)據(jù)位、奇偶校驗位和停止位組成。每一個字符的傳送靠起始位來同步，字符的前面是一位起始位，用下降沿通知接收方傳輸開始，緊跟著起始位之后的是數(shù)據(jù)位，傳輸時低位在前、高位在后，字符本身由5～8位數(shù)據(jù)位組成。數(shù)據(jù)位后面是奇偶校驗位，昀后是停止位，停止位是高電平，標(biāo)志一個字符的結(jié)束，并為下一個字符的開始傳送做準(zhǔn)備。停止位后面是不定長度的空閑位。停止位和空閑位都規(guī)定高電平，這樣可以保證起始位開始處有一個下降沿，如圖1所示。 3 硬件接口電路原理設(shè)計
在串行通信中，普遍采用的是 RS232-C接口的標(biāo)準(zhǔn)。 RS232-C接口信號引腳的連接方式規(guī)定了25芯的D型連接器DB-25，本設(shè)計采用的是一個 9芯的D型連接器DB-9，并且用昀為簡單常用的三線制接法，即地、接受數(shù)據(jù)和發(fā)送數(shù)據(jù)三腳相連。
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本設(shè)計的硬件接口電路圖如圖2所示，由三部分組成： FPGA串口接收模塊、 MAX232和DB-9。FPGA采用的是Xilinx公司的SPARTAN系列的 XC2S50芯片，其封裝為TQ144。 MAXIM公司的MAX232CPE是為滿足EIA／TEA-232E的標(biāo)準(zhǔn)而設(shè)計的，具有功耗低、波特率高、價格低等優(yōu)點。工作電源為 +5V，外界電容僅為 luF，為雙組 RS-232收發(fā)器。MAX232有兩個發(fā)送器，本設(shè)計只用其中一個發(fā)送器，另外一個發(fā)送器的輸入端接地、輸出端懸空。
異步數(shù)據(jù)接收過程可作為一個整體來實現(xiàn)，數(shù)據(jù)由 DB-9的RxD端輸入，經(jīng)過 MAX232進(jìn)行電平轉(zhuǎn)換由FPGA串口接收模塊的 RxD端進(jìn)入，然后在串口接收模塊內(nèi)部對接收來得數(shù)據(jù)進(jìn)行判斷，并昀終實現(xiàn)對FPGA輸出信號的控制。
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4 FPGA接收串行數(shù)據(jù)的軟件設(shè)計
本方案采用的串行異步通信的幀格式為：1位起始位＋5位數(shù)據(jù)位＋1位停止位。經(jīng)檢測與分析，如果已經(jīng)確定異步通信的幀格式，那么每個字符就可以分別用固定的 7位數(shù)據(jù)表示。比如：字符‘ 0’：‘0000011’；字符‘ 1’：‘0100011’。其中第 1位數(shù)據(jù)‘ 0’為起始位，昀后 1位數(shù)據(jù)‘1’為停止位，中間 5位數(shù)據(jù)為數(shù)據(jù)位。例如：用串口調(diào)試助手軟件發(fā)送字符串‘100’，則會在 FPGA的 RxD引腳測得如圖 3的波形。其中， st1，st2，st3表示先后發(fā)送的 3個字符， t1，t2，t3則表示對每個字符進(jìn)行檢測時所經(jīng)過的 3種狀態(tài)。
正如圖3波形所示，接收邏輯首先通過檢測輸入數(shù)據(jù)的下降沿來檢查起始位。然后產(chǎn)生接收時鐘，利用接收時鐘來采樣串行輸入數(shù)據(jù)。由于字符‘0’和‘1’在5位數(shù)據(jù)位中的僅第一位有區(qū)別，因此只要準(zhǔn)確地將第一位數(shù)據(jù)檢測出來就可以得出串口調(diào)試助手所發(fā)送的字符串。再利用移位操作，將字符串存儲在緩存器（即另一組可以更新的字符串）中。
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至于剩下的4位數(shù)據(jù)位和一位停止位，就可以不隨接收時鐘采樣。待串口調(diào)試組手發(fā)送的字符串全部存儲之后，一起在該模塊中進(jìn)行判斷，并根據(jù)字符串的不同來控制FPGA不同的輸出。接收時鐘是根據(jù)數(shù)據(jù)傳輸?shù)牟ㄌ芈十a(chǎn)生的：接收時鐘＝ 16×19200Hz。它始于起始位的下降沿，終于第5位數(shù)據(jù)位的上升沿。下面是實現(xiàn)檢測第1個字符的VHDL源程序。
if(clk0'event and clk0='1')then ----外部時鐘
case state is
when st1=> ----第1 個字符開始
case tate is
when t1=> ----起始位開始
if(rxd='1')then ----未到下降沿不計數(shù)
cnt16 <= "0000";
cnt48 <= "000000"; ----所有時鐘清零
else cnt16 <=cnt16+1; ----下降沿來，起始位計數(shù)開始
end if;
if(cnt16="1111")then
tate <= t2; ----起始位完，進(jìn)入數(shù)據(jù)位
end if;
when t2=> ----進(jìn)入第1 位數(shù)據(jù)位
if(cnt16="1111")then
cnt16 <= "0000";
else cnt16 <= cnt16+1;
end if;
if(cnt16="0011")then
sdata <= rxd; ----采樣第1 位數(shù)據(jù)位
end if;
if(cnt16="0111")then
if(sdata='0')then
data(0)<='0';
else data(0)<='1'; ----判斷采樣值，如果為0，則發(fā)送字符為0，
反之亦然
end if;
end if;
if(cnt16="1111")then
tate <= t3; ----第1 位數(shù)據(jù)位完，進(jìn)入下一狀態(tài)
end if;
when t3=> ----進(jìn)入第2 位，第3 位和第4 位數(shù)據(jù)狀態(tài)
if(cnt16="1111")then
cnt48 <= "000000";
else cnt48 <= cnt48+1; ----不對剩下的數(shù)據(jù)采樣，直接計數(shù)
end if;
if(cnt48="101111")then
sdata <='0'; ----采樣位清零
tate <= t1; ----進(jìn)入采集下一字符的準(zhǔn)備狀態(tài)
state <= st2; ----第1 個字符采集完，進(jìn)入下一字符
end if;
end case;
fdata(0) <= data(0); ----采集完的字符存入緩存區(qū)
…… …… ……
對每個字符的采集過程是相同的。筆者根據(jù)實際需要只讓計算機發(fā)送 3個二進(jìn)制字符，由此能控制 FPGA的 8種輸出狀態(tài)。在整個 VHDL源程序編寫完之后，用 Modelsim 6.0進(jìn)行仿真，如圖 4。
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鑒于發(fā)送字符與其異步傳輸幀格式的特殊關(guān)系，此仿真中的 rxd用周期為 16×clk0的波形代替，因此就會接收到字符串‘ 111’。串口調(diào)試助手需要每隔一段時間（大于 1ms）發(fā)送一組字符串，則等待狀態(tài) st4是必須的，它也是接收下一字符的準(zhǔn)備狀態(tài)。緩存區(qū)為 3位空數(shù)組 fdata，它在接收下一字符之前必須清零。
5 結(jié)語
盡管目前串行通信速度慢的特點已經(jīng)越來越明顯，但是因為其傳輸線少且成本低，多數(shù)電子產(chǎn)品開發(fā)中都會繼續(xù)使用串行通信。本文所介紹的串行接收模塊是筆者根據(jù)實驗要求自行設(shè)計，并在實驗中成功地完成了計算機對 FPGA的準(zhǔn)確控制。因此，本文也可作為一個實例，供開發(fā)者交流。
本文作者創(chuàng)新點：計算機串口按 ASCII碼發(fā)送“0”和“1”組成的字符串，在 FPGA內(nèi)部只需判斷接收到的數(shù)據(jù)流中的每個起始位之后的第一位數(shù)據(jù)位，就可昀終得出計算機發(fā)送的字符串。此種方法使 FPGA能夠簡便、準(zhǔn)確的識別串口數(shù)據(jù)，且可以方便地修改為任何一種異步通信幀格式。
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