基于CPCI總線的通用FPGA信號(hào)處理板的設(shè)計(jì)

    隨著雷達(dá)信號(hào)處理技術(shù)的不斷發(fā)展以及現(xiàn)代國(guó)防對(duì)雷達(dá)技術(shù)的需求，系統(tǒng)對(duì)雷達(dá)信號(hào)處理的要求也越來越高，需要實(shí)時(shí)處理更加龐大的數(shù)據(jù)。先進(jìn)的雷達(dá)信號(hào)處理設(shè)備不僅要求性能高、功能多樣化，而且要求信號(hào)處理設(shè)備的研制、裝備周期短，能保持與國(guó)際先進(jìn)水平同步發(fā)展。因此有必要發(fā)展一種可重構(gòu)、可擴(kuò)展的通用信號(hào)處理系統(tǒng)，能將雷達(dá)信號(hào)處理模塊化、標(biāo)準(zhǔn)化、通用化。這樣，一方面可以通過硬件擴(kuò)展來適應(yīng)信號(hào)處理規(guī)模的變化，另一方面可以通過靈活的軟件編程來實(shí)現(xiàn)各種信號(hào)方式和各種復(fù)雜算法。FPGA在雷達(dá)信號(hào)處理中比DSP更具有優(yōu)勢(shì)，主要體現(xiàn)在以下幾點(diǎn)：(1)專用設(shè)計(jì)的硬件電路實(shí)現(xiàn)數(shù)字信號(hào)處理算法可以最大限度地利用其并行性，可以達(dá)到比采用DSP處理器串行運(yùn)算高得多的運(yùn)算性能，實(shí)時(shí)性更強(qiáng)；(2)一些新型的FPGA可以實(shí)現(xiàn)大量的片內(nèi)RAM，可以在傳統(tǒng)的DSP系統(tǒng)不能達(dá)到的高數(shù)據(jù)率下實(shí)現(xiàn)數(shù)據(jù)的傳輸和存儲(chǔ)等操作；(3)功耗更低。文中采用Ahera公司最新、具有最佳性能、最大密度和最低功耗的高端FPGA StratixⅢ設(shè)計(jì)了基于CPCI總線的通用FPGA信號(hào)處理板，并在某雷達(dá)系統(tǒng)中進(jìn)行了實(shí)際應(yīng)用。

1 系統(tǒng)實(shí)現(xiàn)
    系統(tǒng)可以同時(shí)對(duì)8路模擬信號(hào)進(jìn)行處理，也可以同時(shí)對(duì)8路數(shù)字信號(hào)進(jìn)行處理，兩種工作模式通過外部控制信號(hào)來進(jìn)行自適應(yīng)選擇，系統(tǒng)框圖，如圖1所示。

    選用Altera公司65 nm工藝的高端FGPA產(chǎn)品StratixⅢ系列的EP3SE1 10F1 152C4，StratixⅢ在功耗、性能、易用性和成本等4大方面均有改善，其中可編程功耗技術(shù)能夠在大幅降低功耗的同時(shí)達(dá)到高性能要求。與前一代90 nm工藝的Stratix II器件相比，硬件體系結(jié)構(gòu)提升和Quartus II軟件改進(jìn)使StratixⅢ功耗降低了50％，同時(shí)性能提高25％，密度則是前者的兩倍。每一片EP3SE110F1 152C4同時(shí)對(duì)兩路信號(hào)進(jìn)行實(shí)時(shí)處理，它內(nèi)含448個(gè)18×18的定點(diǎn)硬件乘法器，85 200個(gè)自適應(yīng)邏輯單元，以及8 MB的內(nèi)嵌RAM，如此豐富的硬件資源使得利用FPGA來實(shí)現(xiàn)雷達(dá)信號(hào)處理成為了可能，系統(tǒng)硬件總體結(jié)構(gòu)，如圖2所示。

    8路模擬信號(hào)通過8路A／D送到FPGA，8路數(shù)字信號(hào)通過CPCI接口送到FPGA進(jìn)行信號(hào)處理，控制信號(hào)通過CPCI接口送到FPGA。信號(hào)處理的結(jié)果通過PCI9054送到CPCI接口，直接在計(jì)算機(jī)上對(duì)數(shù)據(jù)進(jìn)行分析和處理，通過CPCI接口把數(shù)據(jù)送到后端進(jìn)行信號(hào)處理，同時(shí)通過兩路D／A觀察和分析。

2 通用FPGA信號(hào)處理板的在某雷達(dá)系統(tǒng)中的應(yīng)用
2．1 通用信號(hào)處理板實(shí)現(xiàn)數(shù)字下變頻
    數(shù)字下變頻是雷達(dá)信號(hào)處理中的關(guān)鍵技術(shù)之一，通常采用低通濾波法來實(shí)現(xiàn)數(shù)字下變頻，低通濾波法包括正交插值、低通濾波和抽樣3個(gè)部分。數(shù)字下變頻的算法框圖，如圖3所示。模擬信號(hào)經(jīng)過A／D正交采樣后分別與余弦模塊和正弦模塊進(jìn)行點(diǎn)乘，實(shí)現(xiàn)正交變換，然后I、Q兩路數(shù)據(jù)各自經(jīng)過低通濾波器，最后抽樣輸出。

    圖4為數(shù)字下變頻算法的FPGA實(shí)現(xiàn)框圖，主要分為3模塊：數(shù)據(jù)轉(zhuǎn)換模塊、FIR模塊和抽樣模塊，其中數(shù)據(jù)轉(zhuǎn)換模塊實(shí)現(xiàn)乘法運(yùn)算，當(dāng)外部數(shù)據(jù)進(jìn)來時(shí)根據(jù)不同時(shí)刻輸出不同的數(shù)據(jù)，主要包括原值、原值取反和0。

    輸入時(shí)寬帶寬積為1 028的線性調(diào)頻信號(hào)，系統(tǒng)實(shí)測(cè)I路Q路波形，如圖5所示。

2．2 通用FPGA信號(hào)處理板實(shí)現(xiàn)大時(shí)寬帶寬積數(shù)字脈沖壓縮
    數(shù)字脈沖壓縮(Digital Pulse Compression，DPC)處理是指對(duì)雷達(dá)接收機(jī)接收的雷達(dá)回波經(jīng)過A／D采樣后，對(duì)數(shù)字信號(hào)進(jìn)行脈沖壓縮處理。數(shù)字脈沖壓縮的實(shí)現(xiàn)可分為兩種：時(shí)域法和頻域法。時(shí)域處理是指雷達(dá)回波序列x(n)與匹配濾波器的系數(shù)h(n)做卷積運(yùn)算。此時(shí)匹配濾波器的輸出為
   

    參與脈沖壓縮的信號(hào)和匹配參數(shù)都是復(fù)數(shù)，因而時(shí)域處理是一個(gè)復(fù)數(shù)卷積過程，卷積過程也就是乘一累加(Multiply-Accmulate，MAC)的過程。
    對(duì)于脈沖壓縮系統(tǒng)而言，通常需要處理線性調(diào)頻信號(hào)、非線性調(diào)頻信號(hào)。對(duì)線性調(diào)頻和非線性調(diào)頻信號(hào)，其匹配濾波器系數(shù)均可設(shè)計(jì)成對(duì)稱形式，通過使用對(duì)稱結(jié)構(gòu)的FIR濾波器結(jié)構(gòu)，在數(shù)據(jù)和系數(shù)相乘之前，完成數(shù)據(jù)的相加，乘法的運(yùn)算量減少N／2次，大大節(jié)省了乘法器資源。結(jié)構(gòu)框圖，如圖6所示。

    由于FPGA中乘法器資源非常寶貴，為了提高乘法器資源的利用率，采用時(shí)分復(fù)用的方法，考慮只用一個(gè)乘法器，對(duì)其進(jìn)行時(shí)分復(fù)用。在不需要較高采樣速率的系統(tǒng)中，這種結(jié)構(gòu)可以做到實(shí)用高的性價(jià)比。在設(shè)計(jì)濾波器時(shí)，根據(jù)實(shí)際情況靈活地選擇乘法器的復(fù)用次數(shù)Ⅳ和采樣頻率。從上次加法運(yùn)算結(jié)束到這次加法運(yùn)算開始的時(shí)間間隔內(nèi)，乘法器應(yīng)完成N次乘法運(yùn)算，也就是實(shí)現(xiàn)了一次卷積運(yùn)算，這樣就只需要一個(gè)乘法器，其時(shí)序關(guān)系，如圖7所示。

    時(shí)分復(fù)用結(jié)構(gòu)框圖，如圖8所示。

    根據(jù)FPGA的速度等級(jí)和數(shù)據(jù)的采樣頻率，選擇乘法器的復(fù)用次數(shù)為40。利用StratixⅢ的專用增強(qiáng)型鎖相環(huán)(Enhanced PLL)的倍頻功能，生成一個(gè)40倍采樣頻率的時(shí)鐘作為乘法器的時(shí)鐘，使乘法器在一個(gè)穩(wěn)定的數(shù)據(jù)周期內(nèi)完成40次乘法運(yùn)算。每40階作為一個(gè)乘累加單元，分別處理，最后對(duì)各單元結(jié)果求和。每個(gè)單元使用兩個(gè)40選1的選擇器，一個(gè)選擇參與運(yùn)算的數(shù)據(jù)，另一個(gè)選擇參與運(yùn)算的相應(yīng)匹配系數(shù)，數(shù)據(jù)和系數(shù)同時(shí)送到乘法器內(nèi)，完成運(yùn)算后，送到累加器中，每完成40次乘法，鎖存累加結(jié)果yk(n)，各級(jí)的yk(n)相加，得到最終的脈壓結(jié)果y(n)。通過時(shí)分復(fù)用技術(shù)，乘法器的數(shù)量只需原來的1／40。
    輸入時(shí)寬帶寬積為1 028的線性調(diào)頻信號(hào)，系統(tǒng)實(shí)測(cè)脈壓實(shí)部虛部以及模值，如圖9所示。

    把實(shí)測(cè)數(shù)據(jù)導(dǎo)人Matlab進(jìn)行分析，得到主副比為-42．38 dB，滿足了系統(tǒng)的要求，如圖10所示。

    通用信號(hào)處理板實(shí)物圖，如圖11所示。

3 結(jié)束語
    文中設(shè)計(jì)的基于CPCI總線的通用FPGA信號(hào)處理板，具有龐大的數(shù)據(jù)處理能力和高實(shí)時(shí)性，在實(shí)際應(yīng)用中實(shí)現(xiàn)了數(shù)字下變頻，大時(shí)寬帶寬積數(shù)字脈沖壓縮等功能。不用過多考慮硬件設(shè)計(jì)問題，只要根據(jù)通用信號(hào)處理板上的資源情況，將設(shè)計(jì)任務(wù)合理地配置到板上各處理單元中，就可提高系統(tǒng)的可靠性，縮短設(shè)計(jì)周期。這對(duì)于數(shù)據(jù)處理要求高、實(shí)時(shí)性強(qiáng)、數(shù)據(jù)量大、處理算法復(fù)雜多變的雷達(dá)信號(hào)處理系統(tǒng)，有著重要的實(shí)際意義。