基于FPGA的TDI-CCD時(shí)序電路設(shè)計(jì)

摘要：介紹TDI-CCD的特點(diǎn)、工作原理，根據(jù)項(xiàng)目所使用的TDI-CCD的使用要求，設(shè)計(jì)一種基于Altera公司的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)EP3C-25Q240的TDI-CCD驅(qū)動(dòng)時(shí)序電路，驅(qū)動(dòng)時(shí)序使用VHDL語(yǔ)言編寫(xiě)，在QuartusⅡ平臺(tái)上進(jìn)行時(shí)序仿真，通過(guò)在硬件電路中的測(cè)試結(jié)果表明，驅(qū)動(dòng)時(shí)序滿足該款產(chǎn)品的要求。該實(shí)驗(yàn)的主要目的是驗(yàn)證這款TDI-CCD的性能，為其應(yīng)用和進(jìn)一步的性能改善獲得必要的數(shù)據(jù)，以促進(jìn)國(guó)產(chǎn)CCD的發(fā)展及應(yīng)用。
關(guān)鍵詞：TDI-CCD；驅(qū)動(dòng)時(shí)序；現(xiàn)場(chǎng)可編程門(mén)陣列

    TDI-CCD(Time Delay and Integration)在最近幾年已經(jīng)發(fā)展成為航天、航空相機(jī)的理想圖像傳感器。主要應(yīng)用在低照度條件下，對(duì)低照度目標(biāo)有很高的靈敏度。它主要有以下特點(diǎn)：首先它采用了TDI工作模式，隨著TDI積分級(jí)數(shù)M的增加有用信號(hào)線性相加，而噪聲信號(hào)是非相干平方根增加，這樣TDI-CCD的信噪比(SNR)可以提高倍；其次，由于它的積分級(jí)數(shù)是可以調(diào)節(jié)的，通過(guò)改變積分級(jí)數(shù)，就可以改變可見(jiàn)光CCD的曝光時(shí)間。因此，TDI-CCD可以在不同的照度下在不改變幀頻的情況下正常工作，例如，在黎明、黃昏或夜間成像，要求曝光時(shí)間長(zhǎng)，對(duì)應(yīng)的增加TDI級(jí)數(shù)，在白天或者能見(jiàn)度較好的場(chǎng)合，對(duì)應(yīng)的減少TDI的級(jí)數(shù)，能在分辨率不變的情況下提高可見(jiàn)光CCD的靈敏度和均勻性；再次是采用TDI-CCD作為焦平面探測(cè)器可以減少相機(jī)相對(duì)孔徑，從而減少系統(tǒng)重量和體積。

l TDI-CCD工作原理
    在第一次曝光時(shí)間t1時(shí)，物體的第一行處在TDI的第五級(jí)，曝光電荷為Q1；在第二次曝光時(shí)間t2時(shí)，物體向前運(yùn)動(dòng)一行，這時(shí)物體的第二行處在TDI的第五級(jí)，曝光電荷為Q2，與此同時(shí)上次累積的電荷Q1轉(zhuǎn)移到第四級(jí)，再加上第四級(jí)曝光物體的第一行產(chǎn)生的曝光電荷Q1總共累積電荷2Q1；在第三次曝光時(shí)間t3時(shí)，物體繼續(xù)向前運(yùn)動(dòng)一行，這時(shí)物體的第三行處在TDI的第五級(jí)，曝光電荷為Q3與此同時(shí)上次累積的電荷Q2轉(zhuǎn)移到第四級(jí)，再加上第四級(jí)曝光物體的第二行產(chǎn)生的曝光電荷Q2總共累積電荷2Q2，TDI的第三級(jí)曝光物體的第一行再加上從第四級(jí)轉(zhuǎn)移過(guò)來(lái)的2Q1，第三級(jí)總共累積電荷3Q1；在第四次曝光時(shí)間t4時(shí)，物體繼續(xù)向前運(yùn)動(dòng)一行，這時(shí)物體的第四行處在TDI的第五級(jí)，產(chǎn)生曝光電荷Q4并且轉(zhuǎn)移上次的累積電荷Q3到TDI的第四級(jí)，第四級(jí)曝光物體第三行產(chǎn)生曝光電荷Q3，再加上從第五級(jí)轉(zhuǎn)移來(lái)的Q3，第四級(jí)累積電荷2Q3，第三級(jí)曝光物體第二行加上從第四級(jí)轉(zhuǎn)移來(lái)的電荷總共產(chǎn)生累積電荷3Q2，第二級(jí)曝光物體第一行再加上從第三級(jí)轉(zhuǎn)移來(lái)的電荷總共產(chǎn)生累積電荷為4Q1；在第五次曝光時(shí)間t5時(shí)，物體繼續(xù)向前運(yùn)動(dòng)一行，這時(shí)物體的第五行處在TDI的第五級(jí)，產(chǎn)生曝光電荷Q5并且轉(zhuǎn)移上次的累積電荷Q4到TDI的第四級(jí)，第四級(jí)曝光物體第四行產(chǎn)生曝光電荷Q4，再加上從第五級(jí)轉(zhuǎn)移來(lái)的Q4，第四級(jí)累積電荷2Q4，第三級(jí)曝光物體第三行加上從第四級(jí)轉(zhuǎn)移來(lái)的電荷2Q3總共產(chǎn)生累積電荷3Q3，第二級(jí)曝光物體第二行再加上從第三級(jí)轉(zhuǎn)移來(lái)的電荷為3Q2總共產(chǎn)生累積電荷為4Q2；第一級(jí)曝光物體第一行再加上從第二級(jí)轉(zhuǎn)移來(lái)的電荷4Q1總共產(chǎn)生累積電荷為5Q1。這是一款最大積分級(jí)數(shù)為五級(jí)的TDI，以此類推更多級(jí)數(shù)TDI的工作原理(見(jiàn)圖1)。

2 TDI-CCD驅(qū)動(dòng)時(shí)序
    試驗(yàn)采用的是4 096×96 TDI可見(jiàn)光CCD。它的結(jié)構(gòu)像一個(gè)長(zhǎng)方形的面陣CCD，而實(shí)際上是線陣結(jié)構(gòu)，其行數(shù)由4 096個(gè)像數(shù)(探測(cè)器)組成，列數(shù)由96個(gè)像素組成。積分級(jí)數(shù)為16．32，48，64，96可調(diào)，96級(jí)積分工作狀態(tài)為PTDI16，PTDI32，PTDI48，PTDI64和PTDI1；
    64級(jí)積分工作狀態(tài)為PTDI16，PTDI32，PTDI48和PTDI1，PTDI64接-12 V電壓；第48級(jí)積分工作狀態(tài)為PTDI16，PTDI32同PTDIl，PTDI48，PTDI64接-12 V電壓；第32級(jí)積分工作狀態(tài)為PTDI16和PTDI1，PTDI32，PTDI48，PTDI64接-12 V電壓；第16級(jí)積分工作狀態(tài)為PTDI16，PTDI32，PTDI48，PTDI64接-12 V電壓。
    試驗(yàn)通過(guò)在硬件電路中使用八位開(kāi)關(guān)加偏置電壓實(shí)現(xiàn)積分級(jí)數(shù)的可調(diào)。這款CCD為八路輸出結(jié)構(gòu)，總頻率為100 MHz，每組分別為12．5 MHz。其中第一路至第七路的有用信號(hào)為514個(gè)，其中有兩個(gè)用于采集暗電平，第八路為518個(gè)其中有兩個(gè)用于采集暗電平，時(shí)序設(shè)計(jì)中采用每路輸出525個(gè)電平，多余的都為空信號(hào)用于采集噪聲信號(hào)。
    試驗(yàn)使用的這款TDI-CCD總共需要15路驅(qū)動(dòng)信號(hào)，積分級(jí)數(shù)控制信號(hào)PTDI16，PTDI32，PTDI48，PTDI64在硬件電路中通過(guò)撥碼開(kāi)關(guān)加偏置電壓實(shí)現(xiàn)，其他的11路行轉(zhuǎn)移信號(hào)和水平移位讀出信號(hào)在軟件中實(shí)現(xiàn)(圖2所示)。其中，PIG在級(jí)數(shù)選通時(shí)起撇出多余級(jí)數(shù)信號(hào)的作用；時(shí)鐘PTDI1，PTDI2，PTDI3通過(guò)電平變換來(lái)控制信號(hào)電荷的行轉(zhuǎn)移，頻率為20 kHz；積分區(qū)信號(hào)經(jīng)PTDI3轉(zhuǎn)到PSG，再由PSG轉(zhuǎn)到PTG，PTG轉(zhuǎn)到水平移位寄存器控制信號(hào)PMl，PM2，PM3，PM4，最后由多路傳輸器輸出。TDI-CCD電極邏輯關(guān)系如圖2所示。

3 驅(qū)動(dòng)時(shí)序的仿真實(shí)現(xiàn)
    試驗(yàn)采用Altera公司的EP3C25Q240，使用這款FPGA中的PLL電路對(duì)20 MHz時(shí)鐘倍頻產(chǎn)生50 MHz時(shí)鐘作為系統(tǒng)的主總時(shí)鐘CLK。采用Altera
公司開(kāi)發(fā)的QuartusⅡ作為開(kāi)發(fā)平臺(tái)，采用VHDL語(yǔ)言進(jìn)行時(shí)序設(shè)計(jì)。系統(tǒng)有兩路輸入信號(hào)分別為總時(shí)鐘CLK，復(fù)位信號(hào)Reset。15路輸出信號(hào)作為T(mén)DI-CCD的輸入時(shí)序信號(hào)(PTDI16，PTDI32，PTDI48，PTDI64和PTDI1)，但是該時(shí)序不能直接驅(qū)動(dòng)TDI-CCD，因?yàn)樗碾妷杭肮β手禑o(wú)法滿足TDI-CCD的需要，所以在FP-GA與CCD之間增加脈沖驅(qū)動(dòng)電路，試驗(yàn)采用CCD驅(qū)動(dòng)器EL7155。
    在QuartusⅡ中的仿真結(jié)果如圖3～圖5所示。由圖3可看出TDI-CCD的工作過(guò)程可以分為兩個(gè)階段：行轉(zhuǎn)移階段和光積分階段。在行轉(zhuǎn)移階段(如圖4所示)通過(guò)時(shí)鐘PTDI1～PTDI3的三相交疊脈沖的作用實(shí)現(xiàn)將積分電荷轉(zhuǎn)移到水平移位寄存器中，PTDI1～PTDI3在每個(gè)時(shí)刻必須保證至少有一個(gè)高電平和一個(gè)低電平，而此時(shí)PM1～PM4保持不變，水平移位寄存器停止工作。

    在光積分階段(如圖5所示)，四相時(shí)鐘PM1～PM4共同作用將水平移位寄存器中的電荷讀出，每個(gè)階段分別循環(huán)525次，此時(shí)三相時(shí)鐘保持不變，同樣的PM1～PM4在每個(gè)時(shí)刻也必須保證至少有一個(gè)高電平和一個(gè)低電平。四相時(shí)鐘與三相時(shí)鐘相比，比較適合較高的工作頻率。

4 結(jié)語(yǔ)
    該時(shí)序在硬件電路中成功驅(qū)動(dòng)了這款TDI-CCD，驗(yàn)證了軟硬件的正確性和準(zhǔn)確性以及CCD的性能。同時(shí)該時(shí)序還有一定的靈活性，通過(guò)改變輸入時(shí)鐘的頻率，它的輸出頻率是可以調(diào)整的，并且可以滿足很高的頻率要求。時(shí)序的穩(wěn)定性比較好，在硬件電路中可以隨時(shí)按復(fù)位按鈕調(diào)整輸出。在FPGA的基礎(chǔ)上設(shè)計(jì)時(shí)序，使硬件電路設(shè)計(jì)簡(jiǎn)單化。