基于FPGA的大動(dòng)態(tài)數(shù)控AGC系統(tǒng)設(shè)計(jì)

     隨著軟件無(wú)線電技術(shù)和FPGA、DSP、AD 等技術(shù)的高速發(fā)展，數(shù)字接收機(jī)的應(yīng)用日益廣泛。為了擴(kuò)大數(shù)字接收機(jī)的ADC 動(dòng)態(tài)范圍，廣泛采用了自動(dòng)增益控制(AGC) ，使接收機(jī)的增益隨著信號(hào)的強(qiáng)弱進(jìn)行調(diào)整，其性能的好壞直接影響著接收機(jī)能否高質(zhì)量穩(wěn)定接收。傳統(tǒng)的AGC 電路大都采用模擬電路,但由于模擬AGC 缺乏智能性，難以實(shí)現(xiàn)復(fù)雜的控制算法，且精度不高，調(diào)試復(fù)雜。這里介紹了一種基于FPGA 和數(shù)控VGA 芯片AD8370 的數(shù)字自動(dòng)增益控制的實(shí)現(xiàn)方法，實(shí)時(shí)地調(diào)整中頻接收機(jī)的增益，大大增強(qiáng)了系統(tǒng)的動(dòng)態(tài)范圍。

　　1   數(shù)控AGC 實(shí)現(xiàn)方法

　　數(shù)控AGC 原理框圖如圖1 所示，在信號(hào)數(shù)字化后，根據(jù)樣本估計(jì)出信號(hào)功率，與參考值比較后，反饋控制前端的數(shù)控VGA 芯片，將信號(hào)輸出調(diào)整到ADC 的滿(mǎn)量程附近，以獲得全程數(shù)字量化和最大輸出信噪比。

圖1  AGC 環(huán)路框圖

　　要實(shí)現(xiàn)AGC 控制，必須先檢測(cè)信號(hào)幅度或功率的估計(jì)值，通過(guò)正交I/Q 的均方值即I2+ Q2 精確得到AGC 信號(hào)功率，其中I、Q 為同相正交2 支路的符號(hào)峰值采樣點(diǎn)數(shù)據(jù)。計(jì)算機(jī)仿真表明，當(dāng)信號(hào)以每符號(hào)4 采樣點(diǎn)進(jìn)行統(tǒng)計(jì)平均估計(jì)時(shí)，得到的估計(jì)值與定時(shí)恢復(fù)無(wú)關(guān)，即I、Q 值不必為最佳采樣點(diǎn)。

　　由于輸入信號(hào)的幅度通常是緩慢變化的，故可通過(guò)一段時(shí)間樣值的累加進(jìn)行一次估計(jì)，通常將累加值與參考值相比，得到AGC 需放大或縮小的倍數(shù)。在這里，將除法運(yùn)算改為對(duì)數(shù)運(yùn)算后的減法實(shí)現(xiàn)，通過(guò)與參考值的比較，直接對(duì)應(yīng)需放大或縮小的dB數(shù)。再通過(guò)查表，轉(zhuǎn)化為數(shù)控VGA 芯片的控制字，反饋至前端。這與模擬AGC 相比，由于反饋部分的主要功能由數(shù)字方法實(shí)現(xiàn)，使得復(fù)雜的控制要求用數(shù)字信號(hào)處理技術(shù)能夠較容易的實(shí)現(xiàn)，且具有快速收斂和精確的穩(wěn)態(tài)響應(yīng)等優(yōu)點(diǎn)。

　　2   計(jì)算機(jī)仿真

　　在Matlab 中，首先生成PN 9 的偽隨機(jī)碼作為基帶信號(hào)。進(jìn)行格雷碼的預(yù)差分編碼和成型濾波，上變頻、加噪、下變頻后得到正交和同相2 路基帶信號(hào)：

　　式中,△ω為載波頻偏,θ0 為載波相位，則：

　　仿真中，設(shè)置其中信噪比為12 dB，中頻為70 MHz，符號(hào)率2 Mbps，采樣率為64MHz，抽取率為8，信號(hào)功率估計(jì)時(shí)累積長(zhǎng)度為1 024 點(diǎn)，即256 個(gè)符號(hào)。

　　調(diào)整前采樣所得的中頻信號(hào)如圖2 所示。其中前4 000 點(diǎn)的信號(hào)放大倍數(shù)為1，4 001 至9 000 點(diǎn)的信號(hào)放大倍數(shù)為10，9 000 點(diǎn)之后的放大倍數(shù)為20,即信號(hào)幅度有2 次變化，需通過(guò)AGC 進(jìn)行調(diào)整，使信號(hào)幅度保持恒定。圖2( a) 為AGC 調(diào)整后的中頻信號(hào)，其中調(diào)整的參考值為前4 000點(diǎn)信號(hào)的功率,可以看出在4 000和9 000附近信號(hào)有一段抖動(dòng)，這是調(diào)整所需的相應(yīng)時(shí)間; 下圖為AGC 的放大倍數(shù)，同樣的，在4 000和9 000點(diǎn)產(chǎn)生了跳變，以響應(yīng)信號(hào)幅度的變化，其中前4 000點(diǎn)的放大倍數(shù)為1，4 001至9 000點(diǎn)的放大倍數(shù)變?yōu)?. 1，而9 000點(diǎn)之后則為0. 05。另外根據(jù)仿真結(jié)果，信號(hào)功率估計(jì)值最大偏差小于1 dB，因此，該估計(jì)算法和調(diào)整控制是準(zhǔn)確有效的。

圖2   調(diào)整前后的信號(hào)及放大倍數(shù)

　　3   硬件實(shí)現(xiàn)

　　硬件方案的具體實(shí)現(xiàn)如圖3 所示。上面為信號(hào)處理板卡，下面為中頻執(zhí)行板卡。其中控制板卡上AD 轉(zhuǎn)換由AD9640 芯片完成，輸入信號(hào)的峰峰值可設(shè)置范圍為1~ 2 V，本系統(tǒng)初始化為2 V; 控制部分在FPGA XC4VLX100 中完成，以產(chǎn)生時(shí)鐘、使能和數(shù)據(jù)三線控制信號(hào); 作為環(huán)路執(zhí)行元件的是前端中頻板上的AD8370，其控制功率增益范圍為- 11~ + 34 dB; 3 dB帶寬為750 MHz; 串行的8 bit 控制信號(hào)接口; 提供200Ω差分輸入和100Ω差分輸出。由于本方案動(dòng)態(tài)范圍需達(dá)60 dB，故采用了2 級(jí)AD8370 級(jí)聯(lián)，為了讓系統(tǒng)工作穩(wěn)定，設(shè)計(jì)時(shí)應(yīng)使2 級(jí)的放大倍數(shù)盡量接近，以避免第2 級(jí)出現(xiàn)飽和，因此在將調(diào)整的倍數(shù)轉(zhuǎn)化為AD8370 控制字時(shí)，需特別注意。

圖3  硬件測(cè)試板卡

　　系統(tǒng)由微波信號(hào)源4438C 產(chǎn)生中頻70 MHz、比特率4 Mbps 的QPSK 信號(hào)，采樣時(shí)鐘64 MHz，由前端中頻部分的DDS 產(chǎn)生，系統(tǒng)抽取率仍為8，由DDC后的CIC 完成。

　　實(shí)現(xiàn)中，I、Q 兩路的均方值由FPGA 中乘法器DSP48 求取，累加器完成均方值的累加，而累加樣本點(diǎn)的個(gè)數(shù)直接決定了控制調(diào)整的相應(yīng)速度，累加長(zhǎng)度太長(zhǎng)會(huì)使相應(yīng)速度變慢，無(wú)法跟上信號(hào)的變化; 但長(zhǎng)度太短又會(huì)使估計(jì)的功率值不準(zhǔn)，起伏太大從而引起控制精度的下降，通過(guò)實(shí)測(cè)發(fā)現(xiàn)通常數(shù)百符號(hào)即可得出較準(zhǔn)確的信號(hào)功率估值，因此對(duì)符號(hào)率百K 以上量級(jí)的信號(hào)而言可以在數(shù)毫秒甚至更短的時(shí)間內(nèi)完成信號(hào)的精確調(diào)整。本系統(tǒng)設(shè)置為1 ms 進(jìn)行一次調(diào)整，即2 048 個(gè)符號(hào)得到一次估計(jì)值。此外，求對(duì)數(shù)運(yùn)算以及信號(hào)需調(diào)整的倍數(shù)到控制字的轉(zhuǎn)換都通過(guò)查表實(shí)現(xiàn)，其中增益控制字查找表的可實(shí)現(xiàn)增益為- 13~ + 60 dB，其深度為4 096，即每1 dB的變化對(duì)應(yīng)56 個(gè)步進(jìn)，可實(shí)現(xiàn)最小0. 02 dB的調(diào)整，因此結(jié)合之前的準(zhǔn)確估計(jì)一起實(shí)現(xiàn)了較高的控制精度。

　　為避免低信噪比情況下AD 長(zhǎng)時(shí)間工作在溢出狀態(tài)，系統(tǒng)設(shè)置的參考值設(shè)計(jì)為比AD 滿(mǎn)量程小2 dB左右。經(jīng)測(cè)試，當(dāng)4 dBm 的QPSK 信號(hào)直接輸入AD 時(shí),AD 采集信號(hào)的量化值為# 6 000 左右，距14位滿(mǎn)量程對(duì)應(yīng)的# 8 192 約2 dB，故以此功率為參考。如圖4 所示，橫軸為輸入信號(hào)功率，縱軸為AGC的增益。理論上2 級(jí)AD8370 級(jí)聯(lián)能實(shí)現(xiàn)90 dB 的動(dòng)態(tài)，但實(shí)測(cè)中,在信噪比10 dB 條件下，單級(jí)在- 7~ + 28 dB 范圍，2 級(jí)聯(lián)合在- 14~ + 56 dB時(shí),其線性性較好，故在本系統(tǒng)中實(shí)現(xiàn)了近70 dB的動(dòng)態(tài)范圍。

圖4   輸入信號(hào)強(qiáng)度及對(duì)應(yīng)的AGC 增益

　　4   結(jié)束語(yǔ)

　　首先介紹了數(shù)控AGC 的原理，指出AGC 的數(shù)字實(shí)現(xiàn)方法的優(yōu)點(diǎn)。在此基礎(chǔ)上，對(duì)功率檢測(cè)以及反饋控制方法進(jìn)行了計(jì)算機(jī)仿真，結(jié)果表明，該方法是可行的，適合FPGA 實(shí)現(xiàn)。在硬件實(shí)現(xiàn)中，通過(guò)2級(jí)AD8370 級(jí)聯(lián)實(shí)現(xiàn)了近70 dB 的動(dòng)態(tài)范圍變化，并保證了控制精度誤差小于1 dB。