要獲得一個能處理布局的PCB工具是容易的;但獲得一個不僅能滿足布局而且能解決你的燃眉之急的工具才是至關重要的。
作為研發(fā)人員，考慮的是如何將最新的先進技術集成到產品中。這些先進技術既可以體現在卓越的產品功能上，又可以體現在降低產品成本上，困難在于如何將這些技術有效地應用在產品中。有許多因素需要考慮，產品上市的時間是最為重要的因素之一，且圍繞產品上市時間有許多決定是在不斷更新的。需要考慮的因素很廣，包括從產品功能、設計實現、產品測試以及電磁干擾(EMI)是否符合要求。減少設計的反復是可能的，但這依賴于前期工作的完成情況。多數時候，越是到產品設計的后期越容易發(fā)現問題，更為痛苦的是要針對發(fā)現的問題進行更改。然而，盡管許多人都清楚這個經驗法則，但實際情況卻是另外一個場景，即許多公司都清楚擁有一個高集成度的設計軟件是重要的，但這個想法卻往往折衷于高昂的價格。本文將要闡述PCB設計所面臨的挑戰(zhàn)，以及作為一名PCB設計者在評估一個PCB設計工具時該考慮哪些因素。
下面是PCB設計者務必考慮并將影響其決定的幾點因素：
1.產品功能
a.覆蓋基本要求的基本功能，包括：
i.原理圖與PCB布局之間的交互
ii.自動扇出布線、推拉等布線功能，以及基于設計規(guī)則約束的布線能力
iii.精確的DRC校驗器
b.當公司從事一個更為復雜的設計時升級產品功能的能力
i.HDI(高密度互連)接口
ii.靈活設計
iii.嵌入無源元件
iv.射頻(RF)設計
v.自動腳本生成
vi.拓撲布局布線
vii.可制造性(DFF)、可測試性(DFT)、可生產性(DFM)等
c.附加產品能執(zhí)行模擬仿真、數字仿真、模數混合信號仿真、高速信號仿真以及RF仿真
d.具備一個易于創(chuàng)建和管理的中央元件庫
2.一個技術上位于業(yè)界領導層中并較其他廠商傾注了更多心血的良好伙伴，可助你在最短的時間內設計出具有最大功效和具有領先技術的產品
3.價格應該是上述因素中最為次要的考慮因素，需要更多關注的是投資回報率!
PCB評估需考慮許多因素。設計者要尋找的開發(fā)工具的類型依賴于他們所從事的設計工作的復雜性。由于系統(tǒng)正趨于越來越復雜，物理走線和電氣元件布放的控制已經發(fā)展到很廣泛的地步，以至于必須為設計過程中的關鍵路徑設定約束條件。但是，過多的設計約束卻束縛了設計的靈活性。設計者們務必很好的理解他們的設計及其規(guī)則，如此這般他們才清楚要在什么時候使用這些規(guī)則。
圖1表明了一個典型的由前端到后端的綜合系統(tǒng)設計。它始于設計定義(原理圖輸入)，該設計定義與約束編輯緊密集合在一起。在約束編輯中，設計者既可定義物理約束又可定義電氣約束。電氣約束將為網絡驗證驅動仿真器進行布局前和布局后分析。仔細看看設計定義，它還與FPGA/PCB集成相鏈接。FPGA/PCB集成的目的是為了提供雙向集成、數據管理和在FPGA與PCB之間執(zhí)行協同設計的能力。
圖1：從前端到后端的一個典型集成系統(tǒng)設計流。
在布局階段輸入了與設計定義期間相同的用于物理實現的約束規(guī)則。這就減少了從文件到布局過程中出錯的概率。管腳交換、邏輯門交換、甚至輸入輸出接口組(IO_Bank)交換均需返回到設計定義階段進行更新，因此各個環(huán)節(jié)的設計是同步的。
評估期間，設計者必須問自己：對他們而言，什么標準是至關重要的?
讓我們看看一些迫使設計者重新審視其現有開發(fā)工具功能并開始訂購一些新功能的趨勢：1.HDI
半導體復雜性和邏輯門總量的增加已要求集成電路具有更多的管腳及更精細的引腳間距。在一個引腳間距為1mm的BGA器件上設計2000以上的管腳在當今已是很平常的事情，更不要說在引腳間距為0.65mm的器件上布置296個管腳了。越來越快的上升時間和信號完整性(SI)的需要，要求有更多數量的電源和接地管腳，故需要占用多層板中更多的層，因而驅動了對微過孔的高密度互聯(HDI)技術的需要。
HDI是為了響應上述需要而正在開發(fā)的互連技術。微過孔與超薄電介質、更細的走線和更小的線間距是HDI技術的主要特征。
2.RF設計
針對RF設計，RF電路應該直接設計成系統(tǒng)原理圖和系統(tǒng)板布局，而不用于進行后續(xù)轉換的分離環(huán)境。RF仿真環(huán)境裝的所有仿真、調諧和優(yōu)化能力仍然是必需的，但是仿真環(huán)境較“實際”設計而言卻能接受更為原始的數據。因此，數據模型之間的差異以及由此而引起的設計轉換的問題將會銷聲匿跡。首先，設計者可在系統(tǒng)設計與RF仿真之間直接交互;其次，如果設計師進行一個大規(guī)?；蛳喈攺碗s的RF設計，他們可能想將電路仿真任務分配到并行運行的多個計算平臺，或者他們想將一個由多個模塊組成的設計中的每一個電路發(fā)送到各自的仿真器中，從而縮短仿真時間。
3.先進的封裝
現代產品日漸增加的功能復雜性要求無源器件的數量也相應增加，主要體現在低功耗、高頻應用中的去耦電容和終端匹配電阻數量的增加。雖然無源表貼器件的封裝在歷經數年后已縮小得相當可觀了，但在試圖獲得最大極限密度時其結果仍然是相同的。印刷元器件技術使得從多芯片組件(MCM)和混合組件轉變到今天直接可以作為嵌入式無源元件的SiP和PCB。在轉變的過程中采用了最新的裝配技術。例如，在一個層狀結構中包含了一個阻抗材料層，以及直接在微球柵陣列(uBGA)封裝下面采用了串聯終端電阻，這些都大大提高了電路的性能?，F在，嵌入式無源元件可獲得高精度的設計，從而省去了激光清潔焊縫的額外加工步驟。無線組件中也正朝著直接在基板內提高集成度的方向發(fā)展。
4.剛性柔性PCB
為了設計一個剛性柔性PCB，必須考慮影響裝配過程的所有因素。設計者不能像設計一個剛性PCB那樣來簡單地設計一個剛性柔性PCB，就如同該剛性柔性PCB不過是另一個剛性PCB。他們必須管理設計的彎曲區(qū)域以確保設計要點將不會導致由于彎曲面的應力作用而使得導體斷裂和剝離。仍有許多機械因素需要考慮，如最小彎曲半徑、電介質厚度和類型、金屬片重量、銅電鍍、整體電路厚度、層數和彎曲部分數量。
理解剛性柔性設計并決定你的產品是否允許你創(chuàng)建一個剛性柔性設計。
5.信號完整性規(guī)劃
最近幾年，針對串并變換或串行互連的與并行總線結構和差分對結構相關的新技術在不斷進步。
圖2表明了針對一個并行總線和串并轉換設計所遇到的典型設計問題的類型。并行總線設計的局限在于系統(tǒng)時序的變化，如時鐘歪斜和傳播延時。由于整個總線寬度上的時鐘歪斜的原因，針對時序約束的設計依然是困難的。增加時鐘速率只會讓問題變得更糟糕。
圖2：并行總線和串并轉換設計所遇到的典型設計問題。
另一方面，差分對結構在硬件層面采用了一個可交換的點對點連接來實現串行通訊。通常，它通過一個單向串行“通道”來轉移數據，這個單向串行通道是可以疊加成1-、2-、4-、8-、16-和32-寬度的配置。每個通道攜帶一個字節(jié)的數據，因而總線可處理從8字節(jié)到256字節(jié)的數據寬度，并且通過使用某些形式的錯誤檢測技巧可保持數據的完整性。然而，由于數據速率很高，導致了其他設計問題。高頻下的時鐘恢復成為系統(tǒng)的重擔，因為時鐘要快速鎖定輸入數據流，以及為了提高電路的抗抖性能還要減小所有周期到周期間的抖動。電源噪聲也為設計師帶來了額外問題。該類型的噪聲增加了產生嚴重抖動的可能，這將使得眼圖的開眼變得更加困難。另外的挑戰(zhàn)是減少共模噪聲，解決來自于IC封裝、PCB板、電纜和連接器的損耗效應所導致的問題。
6.設計套件的實用性
USB、DDR/DDR2、PCI-X、PCI-Express和RocketIO等設計套件將毋庸質疑地對設計師進軍新技術領域產生很大的幫助。設計套件給出了技術的概況、詳細說明以及設計者將要面臨的困難，并緊跟有仿真及如何創(chuàng)建布線約束。它與程序一起提供說明性文件，這為設計者提供了一個掌握先進新技術的先機。
下載文檔
