基于FPGA的NCO設(shè)計(jì)方案

　隨著數(shù)字通信技術(shù)的飛速發(fā)展，軟件無線電的應(yīng)用愈加的廣泛， 而影響軟件無線電性能的關(guān)鍵器件數(shù)控振蕩器NCO(Numerical CONtrolled Oscillator) 的設(shè)計(jì)至關(guān)重要直接數(shù)字頻率合成(DDS)技術(shù)是一種從相位概念出發(fā)直接合成所需要的波形的新的全數(shù)字頻率合成技術(shù)。同傳統(tǒng)的頻率合成技術(shù)相比，DDS 技術(shù)具有頻率精度高、轉(zhuǎn)換時(shí)間短、頻譜純度高以及頻率相位易編程、輸出的頻率穩(wěn)定度與系統(tǒng)的時(shí)鐘穩(wěn)定度相同等一系列優(yōu)點(diǎn)， 廣泛應(yīng)用于現(xiàn)代各種通信系統(tǒng)中，包括數(shù)字上下變頻、中頻變換、頻率合成以及擴(kuò)頻系統(tǒng)和各種頻率相位數(shù)字調(diào)制解調(diào)系統(tǒng)中。

　　在軟件無線電及通信領(lǐng)域， 經(jīng)常使用正交的數(shù)字信號(hào);針對(duì)此類應(yīng)用， 本文給出了一種基于FPGA 的正交NCO 設(shè)計(jì)方法，可以實(shí)現(xiàn)正交的、連續(xù)相位、高性能、高精度、可重利用的數(shù)控振蕩器，適合于多種應(yīng)用場景的片上系統(tǒng)的設(shè)計(jì)。

　　1 NCO 實(shí)現(xiàn)原理

　　直接數(shù)字頻率合成(DDS)技術(shù)是一種全數(shù)字技術(shù)，同傳統(tǒng)的頻率合成技術(shù)相比，DDS 技術(shù)具有多項(xiàng)優(yōu)點(diǎn)： 頻率切換時(shí)間短、頻率分辨率高、相位變化連續(xù)、容易實(shí)現(xiàn)對(duì)輸出信號(hào)的多種調(diào)制等。

　　DDS 的原理框圖如圖1 所示， 其實(shí)質(zhì)是以基準(zhǔn)頻率源(系統(tǒng)時(shí)鐘)對(duì)相位進(jìn)行等間隔的采樣。由圖1 可見，DDS 由相位累加器和波形存儲(chǔ)器(ROM 查詢表)構(gòu)成的數(shù)控振蕩器(NCO)、數(shù)模轉(zhuǎn)換器(DAC)以及低通濾波器(LPF)3 部分組成。而DDS 的核心是NCO 的設(shè)計(jì)與實(shí)現(xiàn)，NCO 一般是由相位累加器和正余弦查找表兩部分組成，其中相位累加器的設(shè)計(jì)較簡單，故設(shè)計(jì)NCO 的關(guān)鍵是設(shè)計(jì)正、余弦函數(shù)發(fā)生器。

　　實(shí)現(xiàn)函數(shù)發(fā)生器的方法為查表法(LUT)，對(duì)于一個(gè)相位位數(shù)為L，輸出信號(hào)幅度位數(shù)為M 的NCO，所需查找表的大小為M×2L。

　　圖1 DDS 基本原理框圖

　　在每一個(gè)時(shí)鐘周期，L 位相位累加器與其反饋值進(jìn)行累加，其結(jié)果的高N 位作為ROM 查詢表的地址，然后從ROM中讀出相應(yīng)的幅度值送到DAC。低通濾波器LPF 用于濾除DAC 輸出中的高次諧波。因此通過改變頻率控制字K 就可以改變輸出頻率fout。容易得到輸出頻率fout與頻率控制字K 的關(guān)系為：fout=Kfc /2L，其中fc為相位累加器的時(shí)鐘頻率，L 為相位累加器的位數(shù)。定義當(dāng)K=1 為系統(tǒng)頻率分辨率，即f=fc /2L。

　　2 NCO 幾種常見設(shè)計(jì)方法

　　常見的NCO 實(shí)現(xiàn)的方法目前主要有計(jì)算法、CORDIC(Coordinated RotATIon Digital Computer)算法和查表法等。

　　計(jì)算法是一種以軟件編程的方式通過實(shí)時(shí)計(jì)算產(chǎn)生正弦波樣本， 該方法耗時(shí)多且只能產(chǎn)生頻率相對(duì)較低的正弦波，而需要產(chǎn)生高速的正交信號(hào)時(shí)，用此方法不能很好的滿足要求。

　　CORDIC 算法即坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算方法， 其基本思想是用一系列固定角度的不斷偏擺逼近所需旋轉(zhuǎn)的角度，實(shí)現(xiàn)包括乘除、平方根、三角函數(shù)、向量旋轉(zhuǎn)(即復(fù)數(shù)乘法) 以及指數(shù)運(yùn)算，該算法往往需要通過乘法器和查找表才能實(shí)現(xiàn)多種超越函數(shù)的計(jì)算，這會(huì)導(dǎo)致硬件電路實(shí)現(xiàn)復(fù)雜、運(yùn)算速度降低，此外它能夠計(jì)算的角度范圍也有限，故CORDIC 算法在實(shí)際使用時(shí)有較大的限制條件。

　　在實(shí)際應(yīng)用中一般采用最有效、最簡單的查表法，即事先根據(jù)各個(gè)NCO 正弦波相位計(jì)算好相位的正弦值， 并以相位角度作為地址把該相位的正弦值數(shù)據(jù)存儲(chǔ)在表中，然后通過相位累加產(chǎn)生地址信息讀取當(dāng)前時(shí)刻的相位值在表中對(duì)應(yīng)的正弦值，從而產(chǎn)生所需頻率的正弦波;同時(shí)由于正余弦波形的對(duì)稱性，只需要存儲(chǔ)部分?jǐn)?shù)據(jù)即可完成全相位的數(shù)值輸出。這種實(shí)現(xiàn)方法，設(shè)計(jì)簡單、運(yùn)算速度較高，可以很好的滿足在數(shù)字變頻、擴(kuò)頻、調(diào)制解調(diào)等多種場合的要求。

　　3 正交NCO 的查找表實(shí)現(xiàn)方法

　　基于FPGA 的正交NCO 設(shè)計(jì)原理框圖如圖2 所示，主要由3 部分組成： 可變模計(jì)數(shù)器、正余弦查找表和輸出單元3個(gè)模塊組成。

　　圖2 NCO 的設(shè)計(jì)原理框圖

　　下面以輸入的頻率控制字為1 200 Hz 為例進(jìn)行設(shè)計(jì)。

　　Fre_sample, 表示系統(tǒng)采用時(shí)鐘;Fre_cnt_word 表示頻率控制字。

　　1)可變模計(jì)數(shù)器的設(shè)計(jì)

　　可變模計(jì)數(shù)器是根據(jù)頻率控制字，計(jì)算出正余弦表的查表所需的地址;同時(shí)要保證產(chǎn)生的正余弦波的相位保持連續(xù)(有些應(yīng)用場合常常要求輸出的相位連續(xù))，即置于相應(yīng)的余數(shù)值。在第1 個(gè)工作時(shí)鐘周期讀入頻率控制字，第2 個(gè)工作時(shí)鐘周期內(nèi)計(jì)算出mod(Fre_sample,Fre_cnt_word)作為相位控制字，第3 個(gè)工作時(shí)鐘周期內(nèi)部計(jì)數(shù)器復(fù)位置入相位控制字，第4 個(gè)時(shí)鐘周期開始以頻率控制字為步長，相位控制字為初始值進(jìn)行計(jì)數(shù)輸出。

　　2)正余弦查找表的設(shè)計(jì)

　　正余弦查找表是根據(jù)可變模計(jì)數(shù)器的輸出查表得到相應(yīng)載頻波形的輸出。

　　基于FPGA 的NCO 設(shè)計(jì)的一個(gè)關(guān)鍵就是波形存儲(chǔ)器ROM 相位累加器的輸出地址作為ROM 的地址輸入，經(jīng)查表和運(yùn)算后，ROM 輸出正余弦波形的量化數(shù)據(jù); 設(shè)計(jì)中主要是要節(jié)省存儲(chǔ)器資源的開銷，即減小ROM 存儲(chǔ)表的空間;由于存儲(chǔ)表的尺寸隨著地址位數(shù)或數(shù)據(jù)位數(shù)的增加呈現(xiàn)指數(shù)級(jí)遞增關(guān)系，所以在滿足頻率分辨率、信號(hào)性能的前提下，主要考慮較小ROM 存儲(chǔ)表的開銷;在實(shí)際的應(yīng)用中，可以充分利用正余弦信號(hào)在一個(gè)周期內(nèi)的對(duì)稱性來減少ROM 存儲(chǔ)表的開銷， 例如正弦信號(hào)， 在一個(gè)周期內(nèi)對(duì)于X 軸是對(duì)稱的，基于此可以將ROM 存儲(chǔ)表減少至原來的1 /2, 再利用半周期內(nèi)的左右對(duì)稱性，又可以將ROM 存儲(chǔ)表減少至原來的1 /2,因此通過一個(gè)正弦查找表的前1 /4 周期就可以變換得到整個(gè)正弦波周期查找表，這樣就節(jié)省了3 /4 的存儲(chǔ)器資源。

　　正余弦表的具體設(shè)計(jì)思想如下： 取頻率分辨率為df=1 Hz ; 假設(shè)頻率控制字為1 200 Hz 的頻率左右， 現(xiàn)考慮對(duì)1 200 Hz 的正余弦波形每一個(gè)周期采8 個(gè)樣點(diǎn)，則可得采樣率為fs =1 200×8=9 600 Hz.設(shè)對(duì)于每一個(gè)樣點(diǎn)值取8 bit 量化，則每個(gè)表格共需存儲(chǔ)9.6 kB;(如果考慮到正、余弦信號(hào)的對(duì)稱性，設(shè)計(jì)時(shí)可優(yōu)化為上每個(gè)表格存儲(chǔ)1/4 個(gè)波形即可，即每個(gè)表格只需存儲(chǔ)2.4 kB;)使用時(shí)是用步長STep 來調(diào)節(jié)輸出頻率， 同時(shí)保證輸出的正余弦波的相位連續(xù)。如果每隔0樣點(diǎn)取1,即step=1,輸出頻率為1 Hz;每隔1 點(diǎn)取1,即step=2,輸出頻率為2 Hz;……;每隔1 199 點(diǎn)取1,step=1 200, 輸出頻率為1 200 Hz.

3)正余弦表的裝載

　　采用Quartus 軟件中的。mif 文件格式可以方便的完成存儲(chǔ)表的裝載; 同時(shí)對(duì)于裝載文件的生成可以使用matlab 輸出。mif 的文件格式很方便的生成; 如下文中給出了位寬為8 bit ,深度為9 600,地址為無符號(hào)數(shù)，數(shù)據(jù)為十進(jìn)制數(shù)的9 600 個(gè)單元的mif 文件，在初始化RAM 時(shí)，按照Quartus 軟件的引導(dǎo)直接配置即可。

　　WIDTH=8;

　　DEPTH=9600;

　　ADDRESS_RADIX=UNS;

　　DATA_RADIX=DEC;

　　CONTENT BEGIN

　　0 : 0;

　　1 : 2;

　　2 : 10;

　　3 : 30;

　　4 : 50;

　　5 : 50;

　　6 : 10;

　　7 : 100;

　　……

　　9598 : 0;

　　9599 : 0;

　　END

　　4 設(shè)計(jì)實(shí)現(xiàn)及其仿真波形

　　本次設(shè)計(jì)采用性價(jià)比較高的ALTERA 公司的STRATIX芯片進(jìn)行設(shè)計(jì)仿真，該系列芯片是基于1.5 V 工作電壓、0.13 μm全銅布線SRAM 工藝的FPGA 芯片。此系列芯片擁有最多114 140 個(gè)邏輯單元(Les)和最多10 Mbits 的內(nèi)部RAM.該系列芯片支持多種I/O 標(biāo)準(zhǔn)，提供了最多可達(dá)12 個(gè)的用于處理復(fù)雜時(shí)鐘信號(hào)的鎖相環(huán)(PLLs)。同時(shí)，STRATIX 系列芯片提供了最多可達(dá)28 個(gè)的數(shù)字信號(hào)處理單元(DSP)，它們由總共224 個(gè)內(nèi)置硬件乘法器(9 位乘9 位)組成，利用它們可以有效地實(shí)現(xiàn)例如快速傅立葉變換(FFT)、有限沖擊響應(yīng)(FIR)濾波器、無限沖擊響應(yīng)(IIR)濾波器等高性能的數(shù)字信號(hào)處理單元或者乘法器。

　　圖3 NCO 模塊的主要端口定義

　　2)Quartus 仿真輸出波形，如圖4 所示。

　　圖4 NCO 的仿真輸出波形

　　此仿真波形為3 個(gè)頻點(diǎn)的NCO 輸出波形， 用matlab 繪出輸出的載波的波形如圖5 所示。

　　圖5 輸出載波的波形

　　由上面的仿真結(jié)果可以看出，NCO 正確輸出了3 個(gè)頻點(diǎn)的仿真波形;同時(shí)通過實(shí)際的FPGA 硬件測試和驗(yàn)證，該設(shè)計(jì)達(dá)到了所要求的性能指標(biāo)。

5 資源占用情況

　　使用Altera 公司的STRATIX 芯片進(jìn)行編譯、綜合，所得的資源占用結(jié)果如圖6 所示。

　　圖6 NCO 資源占用情況

　　6 結(jié)束語

　　本文給出了一種基于FPGA 的正交NCO 的設(shè)計(jì)方法，在實(shí)際應(yīng)用過程中可參考給出的設(shè)計(jì)實(shí)例，通過改變頻率控制字、系統(tǒng)采樣頻率、存儲(chǔ)正余弦查找表的深度和存儲(chǔ)表的位寬，即可得到不同輸入頻率范圍的NCO;同時(shí)如果涉及需要的精度及頻率較高， 也可采用外置的存儲(chǔ)器， 如FLASH,SRAM 等與FPGA 配合使用， 較大的擴(kuò)展存儲(chǔ)表的深度和位寬，可最終達(dá)到設(shè)計(jì)的要求。