Cadence的Virtuoso平臺的高級定制化設(shè)計介紹

大型多領(lǐng)域模擬混合信號(AMS)系統(tǒng)在電子行業(yè)中越來越常見，此類設(shè)計必須同時滿足進度和準(zhǔn)確度要求，從而給設(shè)計工程師帶來了極大的挑戰(zhàn)。本文介紹了一種結(jié)合自上而下和自下而上的方法來實現(xiàn) “中間相遇”，可有效地克服這些挑戰(zhàn)。

大型多領(lǐng)域AMS系統(tǒng)在電子行業(yè)中越來越常見，由于這些集成器件的設(shè)計中包括了RF器件、模擬器件、存儲器、定制化數(shù)字電路以及數(shù)字標(biāo)準(zhǔn)單元IP，全球工程師在設(shè)計AMS系統(tǒng)時也面臨著各種各樣的問題。要想成功地完成這些設(shè)計必須結(jié)合自上而下和自下而上的方法，最后實現(xiàn) “中間相遇”，并且需要采用多個領(lǐng)域的方法。Cadence的Virtuoso平臺用高級定制化設(shè)計(ACD)方法來開發(fā)適用于基于領(lǐng)域的設(shè)計流程藍(lán)圖并解決這些挑戰(zhàn)。

設(shè)計可預(yù)見性

可預(yù)見性是ACD方法的重要特性。可預(yù)測性主要包括兩方面：從設(shè)計開始便一直滿足進度要求從而盡快出帶(tap-out)；滿足性能要求，實現(xiàn)一次性設(shè)計成功。

為滿足設(shè)計進度，要求設(shè)計過程必須足夠快，同時能支持徹底、全面的仿真和物理設(shè)計。設(shè)計過程包括多個任務(wù)，而且當(dāng)前多數(shù)芯片都包含來自不同設(shè)計領(lǐng)域的多個模塊。因此，必須在設(shè)計中納入盡可能多的模塊，并盡可能地并行地執(zhí)行更多任務(wù)，并在設(shè)計過程中盡可能多地使用頂層IP。

在仿真和物理設(shè)計中均使用自上而下的設(shè)計方法可加快設(shè)計進程，它將從高級設(shè)計到具體的晶體管級設(shè)計的多個抽象層結(jié)合在一起，來支持一種混合層設(shè)計方案，完成測試前的所有細(xì)節(jié)設(shè)計。這種方法可利用頂層及相關(guān)信息進行模塊設(shè)計，隨后在頂層環(huán)境中對模塊進行再驗證。

另一方面，芯片必須具有足夠的準(zhǔn)確度以實現(xiàn)設(shè)計性能要求。芯片的準(zhǔn)確度與某些基本設(shè)計數(shù)據(jù)有關(guān)，如支持精確仿真的器件模型和支持互連、物理驗證和分析的技術(shù)文件。此外，這種方法還使用了靈敏度高、結(jié)構(gòu)嚴(yán)謹(jǐn)?shù)臏y試芯片，以驗證設(shè)計工藝的可行性以及相應(yīng)工藝設(shè)計套件(PDK)的準(zhǔn)確度。為了支持某種特殊的設(shè)計風(fēng)格，設(shè)計小組通常要在PDK中增加額外組件，同時還必須擴展器件模型，結(jié)合或增加臨界條件、統(tǒng)計建模或設(shè)計團隊所需的其它方法。

芯片準(zhǔn)確度數(shù)據(jù)在整個設(shè)計過程和詳細(xì)的晶體管級的分析中都起著作用，包括版圖提取等詳細(xì)的晶體管層分析。這些構(gòu)成了抽象鏈(abstraction chain)的較低層，反過來又支持將這些結(jié)果定標(biāo)到更高抽象層。這就是高級定制化方法中的自下而上設(shè)計部分。

自上而下和自下而上的設(shè)計進程可以并行展開，產(chǎn)生“中間相遇”的設(shè)計方法。正是這種“中間相遇”法同時滿足了設(shè)計速度和芯片準(zhǔn)確度要求，最后實現(xiàn)進度的可預(yù)測性并獲得一次性設(shè)計成功。

集成流程中的任何小毛病都會影響可預(yù)見性。通常在規(guī)劃進度時我們都假設(shè)集成過程中不會出現(xiàn)問題，但實際上如果我們不注意整體的設(shè)計方法，問題是必然會發(fā)生的，并且進而影響到進度，最終導(dǎo)致無法正確預(yù)估設(shè)計的進度或性能。

從整個設(shè)計項目來看，這些問題往往會使局面徹底失控。更糟糕的是，這種情況通常發(fā)生在出帶前的最后三周內(nèi)。設(shè)計流程中最難的一部分便是將芯片集成在一起進行驗證。由于多數(shù)設(shè)計都十分龐大，因此不允許出現(xiàn)一絲錯誤，由不同團隊獨立負(fù)責(zé)的模塊設(shè)計必須能迅速而準(zhǔn)確地集成在一起。然而，這通常很難實現(xiàn)。更常見的情況是在即準(zhǔn)備出帶前，工程師在數(shù)據(jù)庫上陷入永無止境的設(shè)計迭代循環(huán)中，進度被無限期地拖延。通常，芯片設(shè)計在未經(jīng)正確驗證便開始出帶，然后不可避免地造成返工，從而進一步推遲產(chǎn)品推出時間，也將影響贏利預(yù)期。

此外，如果設(shè)計中使用了前幾代設(shè)計中的IP，或從大型SoC設(shè)計中產(chǎn)生派生產(chǎn)品，情況將會更為復(fù)雜化。通常這樣做的原因可能是為了滿足額外的市場要求、使用了不同晶圓廠，或考慮到性能和成本的原因而換用了下一代工藝技術(shù)。在定制化設(shè)計領(lǐng)域中，“IP復(fù)用”一詞往往會引發(fā)爭議，因為IP移植/修改比純粹的數(shù)字設(shè)計涉及到更為全面設(shè)計。不過，這種設(shè)計其本身具有高度可用性，且對IP移植或修改工作來說也是一個十分有意義開始。這突顯了集成的問題：如果某個特殊模塊在首次設(shè)計中難于集成，它會給下一個派生產(chǎn)品和再次集成增加設(shè)計困難。因此，下次集成時除了會碰到首次集成的同樣問題外，這些增加的設(shè)計困難也會引發(fā)新的問題。因此，給這些支持未來在再利用和集成的設(shè)計選擇恰當(dāng)?shù)脑O(shè)計過程十分關(guān)鍵。

多領(lǐng)域集成

整個設(shè)計過程包括針對各種特殊設(shè)計類及特殊用戶群的所有工藝。對于任何工具，只有當(dāng)它成為某個工程師使用環(huán)境中的自然組成部分時，它才能獲得有效應(yīng)用。在將模擬、數(shù)字和RF部分進行集成在一起時，應(yīng)特別注意誰將做頂層仿真和頂層物理設(shè)計，以及設(shè)計相關(guān)信息(如網(wǎng)表和數(shù)據(jù)庫等)的來源。采用與SoC設(shè)計相類似的方法來設(shè)計這些“設(shè)計系統(tǒng)”十分有用。

圖2所示為一個包含多個設(shè)計領(lǐng)域的復(fù)雜系統(tǒng)。圖中的每個方框可視為一個“芯片模塊”，這些模塊內(nèi)部包括設(shè)計要求和用于集成的I/O要求。無論是從定制化的角度還是從數(shù)字電路的角度考慮，最終仿真系統(tǒng)都必須完全支持混合信號。此外，每個模塊產(chǎn)生的網(wǎng)表、模型、仿真設(shè)置等都必須能夠100%兼容集成。

因此，設(shè)計工程師除了要考慮某個特定設(shè)計領(lǐng)域的芯片準(zhǔn)確度和詳細(xì)工藝外，還必須考慮如何使用及使用何種設(shè)計網(wǎng)表、模型、仿真設(shè)置等來支持集成，并獲得最快的設(shè)計流程，尤其在頂層時。每個設(shè)計領(lǐng)域(模擬、RF、數(shù)字等)都會產(chǎn)生這些設(shè)計網(wǎng)表、模型、仿真設(shè)置等。

設(shè)計工程師必須對各自設(shè)計環(huán)境中產(chǎn)生的網(wǎng)表、模型等進行全面調(diào)試，而如果他們來自其它設(shè)計環(huán)境則無需全面調(diào)試。如果這些輸入網(wǎng)表、模型出現(xiàn)錯誤，則需要在原來的設(shè)計環(huán)境中重新進行仿真。如果確信數(shù)字電路部分出現(xiàn)錯誤，則由數(shù)字設(shè)計工程師來調(diào)試這些數(shù)字電路部分。而數(shù)字電路設(shè)計工程師則將模擬電路作為參考，在自己的環(huán)境內(nèi)對數(shù)字電路部分進行全面調(diào)試。

這種觀點性概念可以成為每個領(lǐng)域內(nèi)目標(biāo)設(shè)計流程背后的一種推動力。一個設(shè)計流程中產(chǎn)生的結(jié)果可用于其它設(shè)計流程，從而實現(xiàn)大規(guī)模集成。這要求每個設(shè)計流程都能夠：A)解決自己領(lǐng)域中的特殊問題；B)自然地產(chǎn)生設(shè)計相關(guān)的網(wǎng)表、模型和仿真設(shè)置等以便集成。圖3所示為各設(shè)計流程之間以及它們與數(shù)字平臺(例如Cadence的Encounter和Incisive)的互操作。

流程的重要性

Virtuoso平臺通過一系列設(shè)計流程來實現(xiàn)這點，包括系統(tǒng)/IC、AMS、芯片集成和RFIC參考流程。每個流程都可為其它流程輸出設(shè)計相關(guān)的網(wǎng)表、模型等信息來實現(xiàn)IP驗證，通過Open Access數(shù)據(jù)庫(物理和仿真數(shù)據(jù)庫)進行無縫的IP驗證。設(shè)計團隊則可以在自己熟悉的環(huán)境或流程中集成或驗證各自的IP。這其中包括了若干流程，這些流程相互作用，形成平臺下一層的細(xì)節(jié)。

系統(tǒng)/IC參考流程位于頂層，從而使IC驗證能在系統(tǒng)級環(huán)境中進行。系統(tǒng)級IP來自客戶使用的系統(tǒng)環(huán)境，可以是用SystemC、VerilogAMS、VHDL-AMS或C/C++語言描述的IP，或安捷倫的Ptolemy或CoWare的SPW等同步數(shù)據(jù)流仿真器。系統(tǒng)級IP將這些描述當(dāng)作語境來混合設(shè)計IP抽象，以便在該語境中驗證設(shè)計IP。系統(tǒng)/IC流程也促成了自下而上的設(shè)計方法，設(shè)計流程可經(jīng)過這些驗證套件中使用的抽象行為模型。

AMS參考流程在前端上整合了各種傳統(tǒng)AMS設(shè)計。這一流程基于多個仿真引擎，從行為層、混合數(shù)字集成、fastspice性能到完全準(zhǔn)確晶體管層準(zhǔn)確度)，通過創(chuàng)建模塊來解決頂層和混合信號層的混合信號仿真和驗證。其中也會碰到與自上而下/自下而上設(shè)計相關(guān)的困難，例如頂層驗證、加速布局、壓降和電子移注等芯片分析以及后布局寄生效應(yīng)的驗證。這一流程的輸出被系統(tǒng)/IC流使用。此外，這一流程與基于物理設(shè)計的芯片集成參考設(shè)計流相互作用。

芯片集成參考流程是與AMS流程對應(yīng)的基于物理設(shè)計的方法，它可完成多領(lǐng)域模塊的設(shè)計和組裝，從布局規(guī)劃到出帶。這種基于分層模塊的方法允許一種不斷發(fā)展的方法，采用這種方法每個模塊在物理環(huán)境內(nèi)更新和重驗證(類似于仿真回歸套件)，并與不斷變化的每個模塊實現(xiàn)進度保持一致。滿足各個模塊的執(zhí)行進度表。這意味著在出帶前的最后幾周內(nèi)的工作已完成，實現(xiàn)了可預(yù)測的項目進度。

RF IC參考流程專門滿足RF IC設(shè)計要求，可解決的版圖設(shè)計后寄生電感分析的挑戰(zhàn)，以及高頻設(shè)計中最重要的螺旋電感建模等問題。采用了多種仿真類型，它還具有多領(lǐng)域仿真能力(帶有諧波平衡和時域技術(shù))，可完成大規(guī)模RF IC從概念到出帶的各種問題。同樣，該流程中產(chǎn)生的設(shè)計附產(chǎn)品也可用于AMS、芯片集成和系統(tǒng)/IC流中。

結(jié)合在Open Access架構(gòu)上相互作用的流程可方便多個設(shè)計團隊前后傳遞信息。此外，Virtuoso平臺與Cadence基于數(shù)字電路的平臺相互作用，提供了全面的端到端解決方案。