基于PN序列幀的同步分析及FPGA實(shí)現(xiàn)

摘要：闡述了一種導(dǎo)頻疊加的OFDM同步方法，利用具有良好的自相關(guān)性PN序列實(shí)現(xiàn)時(shí)偏和頻偏估計(jì)。在多徑信道條件下，通過Matlab仿真能較好地實(shí)現(xiàn)同步。然后利用Altera公司的芯片在QuartusⅡ8．0工具平臺(tái)上實(shí)現(xiàn)了OFDM同步的硬件設(shè)計(jì)，最后進(jìn)行了電路仿真。
關(guān)鍵詞：正交頻分復(fù)用；同步；現(xiàn)場(chǎng)可編程門陣列；仿真

0 引言
    目前正交頻分復(fù)用(Orthogonal Frequency Division Multiplering，OFDM)技術(shù)已經(jīng)成為第四代移動(dòng)通信研究的熱點(diǎn)，同時(shí)OFDM同步又是OFDM的關(guān)鍵技術(shù)，研究OFDM同步技術(shù)的目的就是為了防止碼間干擾和載波干擾。當(dāng)前OFDM同步的算法是根據(jù)OFDM原理提出的基于數(shù)據(jù)符號(hào)方法，它的優(yōu)點(diǎn)是捕獲快、精度高，適合分組數(shù)據(jù)通信，具體的實(shí)現(xiàn)是在分組數(shù)據(jù)包的包頭加一個(gè)專門用來做定時(shí)、頻偏的OFDM塊。基于數(shù)據(jù)符號(hào)算法又可以分為兩類：基于訓(xùn)練符號(hào)(導(dǎo)頻碼)的方法和基于循環(huán)前綴(circle prefix，CP)的方法，其中基于PN序列同步算法又是基于訓(xùn)練符號(hào)的一種。

1 基于PN序列的幀、符號(hào)定時(shí)與頻偏估計(jì)同步算法
    文獻(xiàn)提出了一種導(dǎo)頻疊加的方法，即導(dǎo)頻和OFDM符號(hào)相加，利用導(dǎo)頻符號(hào)的相關(guān)性實(shí)現(xiàn)定時(shí)和頻偏估計(jì)。由于PN序列具有良好的自相關(guān)性，可以用PN序列作為導(dǎo)頻符號(hào)。

    圖1顯示了PN序列的加入方法。同步被分為兩步：幀同步和符號(hào)同步。若干個(gè)OFDM符號(hào)組成一幀，在每幀的前面插入若干個(gè)相同的短符號(hào)(訓(xùn)練符號(hào))用于幀定時(shí)和粗頻偏估計(jì)。在每個(gè)OFDM符號(hào)上疊加一段與符號(hào)長度相同的PN序列來實(shí)現(xiàn)符號(hào)定時(shí)和精確的頻偏估計(jì)。由于PN序列不是直接插入在信息數(shù)據(jù)之間，因此節(jié)省了系統(tǒng)帶寬，但為了提高同步的效果，PN序列的能量就不能太小，否則會(huì)被噪聲和有用信號(hào)淹沒，所以這種導(dǎo)頻疊加方法是以增加發(fā)射功率為代價(jià)的。
    以符號(hào)同步為例對(duì)算法進(jìn)行分析，忽略CP的長度，則接收信號(hào)可表示為：
   
    式(1)中c(n)表示PN序列，d(n)是數(shù)據(jù)序列，n(n)代表AWGN，εf是歸一化頻偏。若表示發(fā)送信號(hào)的平均功率，ρ代表功率分配系數(shù)，則PN序列和數(shù)據(jù)序列的功率比近似為，對(duì)于幀同步而言，由于符號(hào)中沒有數(shù)據(jù)序列，所以ρ=1。接收信號(hào)和接收端的PN序列求相關(guān)得：
   
    由于PN序列和AWGN以及d(n)的相關(guān)性很小，所以上式中的最后兩項(xiàng)可以近似為0，從第一項(xiàng)可以看出，當(dāng)PN序列和包含在每個(gè)符號(hào)中的PN序列求相關(guān)后在符號(hào)的邊界處會(huì)出現(xiàn)峰值，該峰值可用來實(shí)現(xiàn)符號(hào)或幀定時(shí)。為了實(shí)現(xiàn)頻偏估計(jì)還必須對(duì)相關(guān)值移位相乘，即：

    式(4)中λ[n，0]表示符號(hào)起點(diǎn)的估計(jì)值，K表示PN序列的長度，一般而言PN序列的長度和符號(hào)的長度一致，但如果在一個(gè)符號(hào)內(nèi)疊加k=N／K個(gè)相同的PN序列就可以得到更大的頻偏估計(jì)范圍，頻偏估計(jì)范圍可表示為：
    圖2顯示了該算法的系統(tǒng)實(shí)現(xiàn)框圖。接收信號(hào)與已知的PN序列求相關(guān)，PN序列的長度假設(shè)為N，然后將求相關(guān)后的值存儲(chǔ)在長度為N+1的寄存器內(nèi)，求其共軛值，并與后N位的值相乘。

    在多徑信道下，用該算法也能較好地實(shí)現(xiàn)幀同步。這是由于用于幀同步的符號(hào)中沒有包括數(shù)據(jù)符號(hào)，不會(huì)對(duì)PN序列產(chǎn)生干擾；PN序列良好的自相關(guān)性使得用于幀起點(diǎn)判決的峰值非常尖銳，PN序列越長相關(guān)性越好，峰值的能量越大，抗AWGN的能力越強(qiáng)。

2 算法FPGA實(shí)現(xiàn)
    FPGA實(shí)現(xiàn)框圖如圖3所示，數(shù)據(jù)序列通過讀寫寄存器與已知事先存儲(chǔ)的PN序列進(jìn)行相關(guān)運(yùn)算，讀寫寄存器是雙端的128×16位RAM，PN序列參考IEEE802．11a長訓(xùn)練符號(hào)同步序列(N=52)，這里采用128個(gè)采樣點(diǎn)，即
    PN={1，1，-1，-1，1，1，-1，1，-1，1，1，1，1，1，1，-1，……1，1，1，1}
    這128位相關(guān)性極強(qiáng)的一系列數(shù)據(jù)，按地址位編輯成后綴為*mif文件，一旦上電啟動(dòng)就寫入ROM中，讀地址在讀取RAM的數(shù)據(jù)時(shí)同時(shí)也就能依次讀出ROM數(shù)據(jù)，然后做兩者的相關(guān)運(yùn)算，兩路信號(hào)經(jīng)過相關(guān)運(yùn)算送到下一級(jí)求其共軛，共軛結(jié)果與后來的輸入延時(shí)128位的復(fù)數(shù)數(shù)據(jù)再一一相乘，然后進(jìn)入求移位相關(guān)峰的最大值模塊。若連續(xù)出現(xiàn)若干個(gè)最大峰值，Controler的標(biāo)志位置高，表明系統(tǒng)可以進(jìn)行解調(diào)處理或者FFT。另外，系統(tǒng)的使能和清零信號(hào)也由Controler產(chǎn)生。

    PN序列和包含在每個(gè)符號(hào)中的PN序列求相關(guān)后在符號(hào)的邊界處會(huì)出現(xiàn)第一次峰值，再經(jīng)過和延時(shí)的數(shù)據(jù)相乘后出現(xiàn)更大的峰值，這個(gè)峰值進(jìn)入移位相關(guān)峰的最大值模塊中，連續(xù)出現(xiàn)的峰值就能確定符號(hào)同步，虛部與實(shí)部比值得出的相位角數(shù)值可以查對(duì)應(yīng)的表從而得到頻偏估計(jì)值，提供頻率補(bǔ)償?shù)膮⒖贾?。在?shí)際的運(yùn)用中選取長的PN序列能獲得精確的同步，但是這太浪費(fèi)帶寬和發(fā)射功率，所以在選取一定長度的訓(xùn)練符時(shí)既妻考慮同步的精確度也要考慮系統(tǒng)成本。經(jīng)過QuartusⅡ8．0工具的設(shè)計(jì)、編譯、綜合等一系列步驟細(xì)同步系統(tǒng)融合成一塊整體模塊，如圖4所示。

    圖5是截取部分的仿真波形，clk輸入時(shí)鐘周期是0．10ns，從系統(tǒng)執(zhí)行運(yùn)算13．45ns開始到26．25 ns正好是128個(gè)時(shí)鐘周期，所以此間的comp輸出相關(guān)峰幅度的最大值即是數(shù)據(jù)解調(diào)的臨界點(diǎn)，ar8是對(duì)應(yīng)輸出相關(guān)峰頻偏的數(shù)值。該電路的工作頻率為206．10MHz。

3 結(jié)論
    上述FPGA實(shí)現(xiàn)的是基于數(shù)據(jù)符號(hào)的OFDM系統(tǒng)同步算法，采用Altera公司的芯片EP1S25F102015進(jìn)行試驗(yàn)仿真，該芯片有邏輯單元25 660個(gè)，存儲(chǔ)模塊單元1 944 576個(gè)，DSP模塊單元80個(gè)，I／O輸出引腳707個(gè)，其中使用的芯片資源使用情況如表1。

    基于PN序列幀同步算法實(shí)現(xiàn)的FPGA使用了最少的芯片資源，因此時(shí)鐘頻率相當(dāng)快達(dá)到了206．10 MHz。盡管這樣，由于有部分序列幀和數(shù)據(jù)是重疊在一起的，因此在跟蹤到同步的時(shí)候解調(diào)時(shí)，提取在PN序列重疊的那部分?jǐn)?shù)據(jù)有一定的難度，它具備時(shí)偏和頻偏估計(jì)，可以應(yīng)用于無線通信系統(tǒng)中。綜合算法設(shè)計(jì)占用芯片資源以及相關(guān)情況的分析，算法在FPGA中的實(shí)現(xiàn)是可行的和可靠的，充分發(fā)揮了FPGA芯片集成密度大、速度快、功耗低、通用性好、適應(yīng)性強(qiáng)和重復(fù)編程的特點(diǎn)。通?？删幊踢壿嬓酒寄芴峁┐笕萘窟壿媶卧痛鎯?chǔ)單元，因此芯片預(yù)留資源都是比較有富余的，考慮信號(hào)處理的實(shí)性行和可靠性就是我們關(guān)注的重點(diǎn)，當(dāng)然成本也是我們考慮的一個(gè)因素，與此同時(shí)我們也要考慮電路的設(shè)計(jì)復(fù)雜程度，因?yàn)樗惨绊憯?shù)據(jù)處理的速度。