Feist解釋說，上一代FPGA設計套件采用單維基于時序的布局布線引擎，通過模擬退火算法隨機確定工具應在什么地方布置邏輯單元。使用這類工具時，用戶先輸入時序，模擬退火算法根據時序先從隨機初始布局種子開始，然后在本地移動單元，“盡量”與時序要求吻合。Feist說：“在當時這種方法是可行的，因為設計規(guī)模非常小，邏輯單元是造成延遲的主要原因。但今天隨著設計的日趨復雜化和芯片工藝的進步，互聯和設計擁塞一躍成為延遲的主因。采用模擬退火算法的布局布線引擎對低于100萬門的FPGA來說是完全可以勝任的，但對超過這個水平的設計，引擎便不堪重負。不僅僅有擁塞的原因，隨著設計的規(guī)模超過100萬門，設計的結果也開始變得更加不可預測。”
著眼于未來，賽靈思為Vivado設計套件開發(fā)了新型多維分析布局引擎，其可與當代價值百萬美元的ASIC布局布線工具中所采用的引擎相媲美。該新型引擎通過分析可以找到從根本上能夠最小化設計三維（時序、擁塞和走線長度）的解決方案。Feist表示：“Vivado設計套件的算法從全局進行優(yōu)化，同時實現了最佳時序、擁塞和走線長度，它對整個設計進行通盤考慮，不像模擬退火算法只著眼于局部調整。這樣該工具能夠迅速、決定性地完成上千萬門的布局布線，同時保持始終如一的高結果質量（見圖1）。由于它能夠同時處理三大要素，也意味著可以減少重復運行流程的次數。”
圖1
圖1：與其它FPGA工具相比，Vivado設計套件能夠以更快的速度、更優(yōu)異的質量完成各種規(guī)模的設計
為展現這種優(yōu)勢，賽靈思在ISE設計套件和Vivado設計套件中用按鍵式流程方式同時運行針對賽靈思Zynq-7000EPP仿真平臺開發(fā)的原始RTL，同時將每種工具指向賽靈思世界最大容量的FPGA器件——采用堆疊硅片互聯技術的Virtex-72000TFPGA。這樣Vivado設計套件的布局布線引擎僅耗時5個小時就完成了120萬邏輯單元的布局，而ISE設計套件則耗時長達13個小時（圖2）。而且采用Vivado設計套件實現的設計擁塞明顯降低（設計中顯示為灰色和黃色的部分），器件占用面積較小，這說明總體走線長度縮短。Vivado設計套件實現方案還體現出更出色的內存編譯效率，僅用9GB就實現設計要求的內存，而ISE設計套件則用了16GB。
Feist表示：“從本質上來說，你看到的就是Vivado設計套件在滿足所有約束條件下，實現整個設計只需占用3/4的器件資源。這意味著用戶可以為自己的設計添加更多的邏輯功能和片上存儲器，甚至可以采用更小型的器件。”
圖2：Vivado設計套件的多維分析算法可創(chuàng)建專門針對最佳時序、擁塞和走線長度（而不僅僅只是針對最佳時序）優(yōu)化的布局。
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