賽靈思推出 Vivado 設(shè)計(jì)套件工程師觀點(diǎn)

自從四年前賽靈思開(kāi)始 Vivado 設(shè)計(jì)套件的開(kāi)發(fā)工作以來(lái)，就一直與數(shù)百家賽靈思聯(lián)盟計(jì)劃成員和客戶保持密切聯(lián)系，力求讓新發(fā)布的工具達(dá)到成熟狀態(tài)。每個(gè)成員都發(fā)揮了積極作用，確保賽靈思能夠推出一款真正提高生產(chǎn)力的工具套件，幫助客戶突破在新一代“All Programmable” 器件設(shè)計(jì)過(guò)程中所面臨的集成和實(shí)現(xiàn)瓶頸。以下是客戶對(duì) Vivado 設(shè)計(jì)套件的評(píng)價(jià)。

EVE，軟硬件協(xié)同驗(yàn)證

“賽靈思推出的 Vivado 設(shè)計(jì)套件和 Virtex-7 FPGA，使 EVE 等標(biāo)準(zhǔn) FPGA 仿真供應(yīng)商在產(chǎn)品性能和功能方面全面超越定制 ASIC 仿真供應(yīng)商。”

– Luc Burgun，CEO、總裁兼創(chuàng)始人

CoreEL Technologies，賽靈思聯(lián)盟計(jì)劃高級(jí)成員

“CoreEL 的 H.264/AVC 4:2:2 10 位 1080p60 解碼器 IP 核已被授權(quán)給眾多客戶，用以滿足客戶的多種應(yīng)用需求。這種 IP 相當(dāng)復(fù)雜，要求使用高性能的 FPGA 工具。與早期流程相比，Vivado 工具能夠?yàn)槲覀兲峁└L(zhǎng)的運(yùn)行時(shí)間，實(shí)現(xiàn)更加緊湊的布局規(guī)劃，使我們能夠在一天時(shí)間內(nèi)開(kāi)展更多實(shí)現(xiàn)工作，從而大幅提高生產(chǎn)力。此外，它還支持Synopsys 設(shè)計(jì)約束(SDC)，讓我們的設(shè)計(jì)工作更加方便，并且有助于更快地將設(shè)計(jì)集成于客戶的設(shè)計(jì)流程中。”

– Sachin Vaish，工程設(shè)計(jì)經(jīng)理

Fidus Systems 公司，賽靈思聯(lián)盟計(jì)劃高級(jí)成員

“作為賽靈思聯(lián)盟計(jì)劃的高級(jí)設(shè)計(jì)服務(wù)成員，F(xiàn)idus 已經(jīng)為北美的技術(shù)企業(yè)開(kāi)發(fā)出了許多種基于賽靈思技術(shù)的尖端產(chǎn)品。Vivado 設(shè)計(jì)套件具備出色的用戶界面，支持 System Verilog、SystemC、SDC 和 Tcl 等多種 ASIC 設(shè)計(jì)行業(yè)標(biāo)準(zhǔn)，這將大幅提高我們的設(shè)計(jì)生產(chǎn)力。賽靈思的 Vivado 設(shè)計(jì)套件帶來(lái)了全新的業(yè)界基準(zhǔn)，將進(jìn)一步幫助 Fidus 向客戶提供復(fù)雜、高質(zhì)量、尖端的賽靈思設(shè)計(jì)。”

– John Bobyn，工程設(shè)計(jì)副總裁

Northwest Logic，賽靈思聯(lián)盟計(jì)劃高級(jí)成員

“我們很喜歡 Vivado 設(shè)計(jì)套件的開(kāi)箱即用特性。我們利用這種工具實(shí)現(xiàn)我們的 Expresso 3.0 內(nèi)核(PCI Express Gen3 x8)，從一開(kāi)始就取得了很好的效果。由于我們使用很多腳本，因此其基于 Tcl 的特性對(duì)我們很有利，這將為我們提供豐富而強(qiáng)大的選項(xiàng)。此外，Vivado IP 打包程序功能使我們能夠把自己的 IP 添加到Vivado 擴(kuò)展 IP 目錄中，便于客戶利用我們的 IP。”

–Mark Wagner，高級(jí)設(shè)計(jì)工程師

Tokyo Electron Device 公司，賽靈思聯(lián)盟計(jì)劃高級(jí)成員

“Vivado IP 目錄使客戶可以方便地搜索到我們的 IP、技術(shù)文檔，并能迅速在設(shè)計(jì)中集成我們的 IP。利用 Vivado 的最新綜合與布局布線算法，客戶能夠大幅縮短運(yùn)行時(shí)間。”

–Yasuo Hatsumi，副總裁

Xylon d.o.o.，賽靈思聯(lián)盟計(jì)劃高級(jí)成員

“Xylon 是賽靈思聯(lián)盟計(jì)劃中的資深成員，logicBRICKS IP 核的供應(yīng)商。近 15 年來(lái)，logicBRICKS IP 核一直支持最新的賽靈思可編程器件和實(shí)現(xiàn)工具，并且不斷進(jìn)行優(yōu)化。我們很高興 Vivado 設(shè)計(jì)套件提供了強(qiáng)大的功能和易用性，這將幫助我們的客戶更高效地在領(lǐng)先的賽靈思 Zynq-7000 EPP 和 7 系列 FPGA 等技術(shù)中使用 logicBRICKS IP 核。”

–Gordan Galic，技術(shù)市場(chǎng)營(yíng)銷經(jīng)理

A2e Technologies，賽靈思聯(lián)盟計(jì)劃認(rèn)證成員

“Vivado IP 集成器可以大大簡(jiǎn)化 A2e Technologies 的 H.264 編解碼器集成工作。過(guò)去，在 720p 到 4K 分辨率之間對(duì) H.264 視頻進(jìn)行壓縮和解壓縮一直比較復(fù)雜。現(xiàn)在有了 Vivado IP 集成器，設(shè)計(jì)人員就能在接口級(jí)而不是信號(hào)級(jí)開(kāi)展集成，而且可以采用統(tǒng)一的 AMBA AXI4 IP 接口標(biāo)準(zhǔn)，并通過(guò)設(shè)計(jì)規(guī)則檢查將錯(cuò)誤降至最低。這將使我們的 IP能夠更加輕而易舉地應(yīng)用于賽靈思設(shè)計(jì)。”

–Allen Vexler，CTO

Aliathon 公司，賽靈思聯(lián)盟計(jì)劃認(rèn)證成員

“作為 OTN 市場(chǎng)的 FPGA 解決方案領(lǐng)先供應(yīng)商，快速高效的設(shè)計(jì)對(duì)于 Aliathon 的成功至關(guān)重要，尤其是 100G 或 100G 以上的網(wǎng)絡(luò)。Vivado 設(shè)計(jì)套件幫助我們盡可能減少芯片使用量和布局布線次數(shù)。這樣可以幫助 Aliathon 降低功耗，提高性能，減少設(shè)計(jì)次數(shù)，從而為客戶提供更加出色的解決方案。”

–Steve McDonald，總監(jiān)

Hardent 公司，賽靈思聯(lián)盟計(jì)劃認(rèn)證成員

“Hardent 致力于為企業(yè)提供電子設(shè)計(jì)服務(wù)，滿足復(fù)雜的設(shè)計(jì)要求，因此我們很高興 Vivado 設(shè)計(jì)套件能夠?yàn)槲覀儙?lái)更高的生產(chǎn)力。我們不斷努力提高賽靈思器件時(shí)鐘速率和使用率。Vivado 工具憑借其最新的布局布線引擎和更加完善的設(shè)計(jì)流程，幫助我們兩家公司的共同客戶完成更為嚴(yán)格的設(shè)計(jì)開(kāi)發(fā)工作，例如使用包含 200 百萬(wàn)個(gè)邏輯單元的新型 Virtex-7 2000T FPGA。”

–Simon Robin，總裁

Missing Link Electronics，賽靈思聯(lián)盟計(jì)劃認(rèn)證成員

“Missing Link Electronics 致力于開(kāi)發(fā)可針對(duì)目標(biāo)應(yīng)用進(jìn)行軟硬件配置的嵌入式系統(tǒng)?？s短重復(fù)開(kāi)發(fā)時(shí)間，獲得可預(yù)測(cè)的綜合結(jié)果，這兩點(diǎn)對(duì)于實(shí)現(xiàn)異構(gòu)多核系統(tǒng) FPGA 設(shè)計(jì)來(lái)說(shuō)至關(guān)重要。在我們看來(lái)，賽靈思的 Vivado 設(shè)計(jì)套件充分印證了賽靈思為支持本行業(yè)更加快速地推出優(yōu)秀嵌入式系統(tǒng)所做出的承諾!”

–Endric Schubert，CTO

Oki Information Systems 公司，賽靈思聯(lián)盟計(jì)劃認(rèn)證成員

“作為 Vivado 設(shè)計(jì)套件早期使用計(jì)劃的參與者，我們用 Vivado 工具編譯我們的 PCIe DMA 控制器 (iDMAC) IP。我們將 IP 從 ISE 設(shè)計(jì)套件移植到 Vivado 套件上，沒(méi)出現(xiàn)任何問(wèn)題。由于 Vivado 采用了基于 PlanAhead 的 GUI，使我們的工程師能夠快捷方便地掌握 Vivado IDE 的使用方法。由于采用 ASIC 友好型 Tcl 腳本，之前具備 ASIC 設(shè)計(jì)經(jīng)驗(yàn)的 IP 設(shè)計(jì)工程師使用該套件會(huì)更加輕松。放眼未來(lái)，我們計(jì)劃在大規(guī)模設(shè)計(jì)中采用Vivado 工具，并期待著通過(guò)高性能綜合、布局布線分析功能和低存儲(chǔ)器使用率等眾多突破性技術(shù)推動(dòng)生產(chǎn)力的大幅提升。”

–Yasuo Yamamoto，IP 平臺(tái)業(yè)務(wù)部負(fù)責(zé)人

OmniTek 公司，賽靈思聯(lián)盟計(jì)劃認(rèn)證成員

“我們參加了針對(duì) Vivado 設(shè)計(jì)套件的合作伙伴培訓(xùn)活動(dòng)，新產(chǎn)品給我們留下了深刻的印象。我們認(rèn)為 IP-XACT、SDC 和 AMBA AXI4 等業(yè)界標(biāo)準(zhǔn)的采用對(duì)大型 28nm 器件所需的FPGA IP 的推廣而言非常重要。Vivado IP 集成器和 IP 打包器工具進(jìn)一步縮短了 IP 開(kāi)發(fā)和集成所需的設(shè)計(jì)時(shí)間。”

–Roger Fawcett，董事總經(jīng)理

4DSP 公司，賽靈思聯(lián)盟計(jì)劃成員

“Vivado 設(shè)計(jì)套件將靈活性和高性能整合在一起。項(xiàng)目的創(chuàng)建非常方便，結(jié)合直接簡(jiǎn)單的設(shè)計(jì)流程，有助于我們快速高效地滿足設(shè)計(jì)要求。AMBA AXI4 接口所具有的通用特性，使我們可以非常輕松地將現(xiàn)有的 IP 和參照設(shè)計(jì)向最新的 7 系列產(chǎn)品移植。”

–Justin Braun，F(xiàn)PGA 設(shè)計(jì)經(jīng)理

Blue Pearl Software 公司，賽靈思聯(lián)盟計(jì)劃成員

“我們的 Blue Pearl 軟件套件能夠與賽靈思 Vivado 設(shè)計(jì)套件在 Windows 平臺(tái)上實(shí)現(xiàn)無(wú)縫協(xié)作運(yùn)行。我們的 RTL 分析解決方案包括 linting、時(shí)鐘域交錯(cuò) (CDC) 和 Synopsys 設(shè)計(jì)約束 (SDC) 自動(dòng)生成等。我們可以利用 SDC 自動(dòng)完成 FPGA設(shè)計(jì)實(shí)現(xiàn)過(guò)程中的合成與布局布線步驟?？蛻舯硎荆覀兊能浖p少了重復(fù)設(shè)計(jì)次數(shù)，縮短了整體設(shè)計(jì)時(shí)間，而且，我們的 Visual Verification Environment™ 對(duì)任何水平的 FPGA 設(shè)計(jì)人員來(lái)說(shuō)都非常易于使用。”

–Shakeel Jeeawoody，產(chǎn)品市場(chǎng)營(yíng)銷總監(jiān)

CAST 公司，賽靈思聯(lián)盟計(jì)劃成員

“AMBA AXI4 標(biāo)準(zhǔn)互連與 IP-XACT 封裝標(biāo)準(zhǔn)是我們不斷演進(jìn)的應(yīng)用目標(biāo)的重大發(fā)展，不但可簡(jiǎn)化 CAST 核的集成，而且還可提升 CAST 客戶的整體 IP 體驗(yàn)。全新 Vivado 設(shè)計(jì)套件具有集成型數(shù)據(jù)庫(kù)、更出色的腳本控制以及其它生產(chǎn)力輔助技術(shù)，將大幅縮短我們提供這些優(yōu)勢(shì)所需的時(shí)間，特別是與我們提供的 50 多種賽靈思內(nèi)核相配合時(shí)效果更加明顯。”

–Nick Sgoupis，高級(jí)首席工程師

Great River Technology 公司，賽靈思聯(lián)盟計(jì)劃成員

“我們知道 Vivado IP 封裝器極高的性能價(jià)值可幫助我們便捷地在 Vivado 可擴(kuò)展 IP 目錄中添加 ARINC 818 IP。我們非常感謝購(gòu)買我們 IP 庫(kù)用于任務(wù)關(guān)鍵型與高性能數(shù)字視頻應(yīng)用的客戶，他們現(xiàn)在可在其整個(gè)機(jī)構(gòu)中部署 IP，獲得簡(jiǎn)單易用與高度一致性的優(yōu)勢(shì)。”

–Mukul Gadde，設(shè)計(jì)工程師

IntoPix 公司，賽靈思聯(lián)盟計(jì)劃成員

“Vivado 設(shè)計(jì)套件帶來(lái)的更高性能可幫助我們以更快速度在全系列賽靈思產(chǎn)品中確認(rèn) IP 核的反復(fù)更新。Vivado 工具縮短了運(yùn)行時(shí)間，我們不但可同步運(yùn)行相同 IP 的多個(gè)實(shí)現(xiàn)方案，而且還可確認(rèn)任何 IP 核的輕度升級(jí)。”

–Katty Van Mele，業(yè)務(wù)開(kāi)發(fā)總監(jiān)

National Instruments 公司，賽靈思聯(lián)盟計(jì)劃成員

“我們對(duì)最新 Vivado 設(shè)計(jì)套件功能深感振奮。Tcl 接口有助于我們查詢?cè)O(shè)計(jì)，生成定制報(bào)告。賽靈思設(shè)計(jì)約束支持改進(jìn)了對(duì)源同步接口的支持，可加強(qiáng)靜態(tài)時(shí)序分析。看到我們的初始設(shè)計(jì)方案大幅縮短了編譯時(shí)間我們也感到非常高興。”

–Omid Sojoodi，LabVIEW FPGA 與實(shí)時(shí)總監(jiān)

PLDA，賽靈思聯(lián)盟計(jì)劃成員

“PLDA 是 FPGA PCI、USB 以及 TCP/IP IP 的業(yè)界領(lǐng)先公司，擁有廣泛的客戶群。我們看到Vivado IP 封裝器具有極高的性能價(jià)值，可以便捷把我們深受歡迎的 IP添加到 Vivado 可擴(kuò)展 IP 目錄之中，從而讓賽靈思的用戶更容易地使用我們的各種產(chǎn)品。購(gòu)買我們 IP 的公司現(xiàn)在可通過(guò)新的途徑將其統(tǒng)一部署在他們的整個(gè)機(jī)構(gòu)中，從而提升客戶的生產(chǎn)力與產(chǎn)品質(zhì)量。”

–Stephane Hauradou，首席技術(shù)官

Synopsys 公司，賽靈思聯(lián)盟計(jì)劃成員

“我們同賽靈思密切合作，優(yōu)化我們的 Synplify® 綜合產(chǎn)品，以實(shí)現(xiàn)與 Vivado 設(shè)計(jì)套件的配合使用。Vivado 工具與 Synplify Premier 結(jié)合后，實(shí)現(xiàn) FPGA 與 FPGA 原型的設(shè)計(jì)人員將可獲得完整高效 FPGA 設(shè)計(jì)流程的優(yōu)勢(shì)，以顯著縮短的設(shè)計(jì)周期實(shí)現(xiàn)最高質(zhì)量的績(jī)效成果。”

–John Koeter，IP 市場(chǎng)營(yíng)銷副總裁

Atrenta 公司，賽靈思聯(lián)盟計(jì)劃成員

“隨著行業(yè)在生產(chǎn)設(shè)計(jì)中將更多采用 FPGA，Atrenta 與賽靈思的合作，將為我們集中精力在 SpyGlass 與 Vivado 設(shè)計(jì)套件之間實(shí)現(xiàn)互操作性提供良好的機(jī)遇，同時(shí)也可為 FPGA 設(shè)計(jì)人員帶來(lái)一種新的工作方法。在使用 RTL linting、跨時(shí)鐘域 (CDC) 以及 ASIC 設(shè)計(jì)時(shí)序限制領(lǐng)域公認(rèn)的業(yè)界領(lǐng)先平臺(tái) Atrenta SpyGlass 時(shí)，最新 Vivado 設(shè)計(jì)套件將為采用賽靈思業(yè)界領(lǐng)先 FPGA 器件的客戶帶來(lái)與 ASIC 設(shè)計(jì)人員希望從 Atrenta 獲得的相同的‘SpyGlass Clean’RTL 生產(chǎn)力優(yōu)勢(shì)。”

–Piyush Sancheti，高級(jí)業(yè)務(wù)開(kāi)發(fā)總監(jiān)