高清電視芯片的綜合優(yōu)化設計簡介

本文首先介紹利用自動化綜合工具在編碼和綜合的階段完成用于HDTV芯片設計的優(yōu)化。由于Verilog代碼的好壞會直接影響到綜合的結果,所以在設計代碼的階段就應該把綜合的要求考慮進去。其次介紹該HDTV芯片的特點和結構,重點考慮HDTV芯片的結構復雜導致綜合的困難及解決方法。最后,介紹了如何把HDTV芯片用綜合工具Design Compiler將設計優(yōu)化,使延遲從-0.94降到0.11。

　　VerilogHDL綜合性設計

　　1 時鐘安排

　　選用上升沿觸發(fā)的單時鐘信號,盡量不使用混合觸發(fā)的時鐘信號。因為時鐘周期在時序分析的過程中是關鍵問題,它還影響到時鐘的頻率。使用簡單的時鐘結構利于時鐘信號的分析和保持,避免在時鐘信號上添加buffer,還利于得到更好的綜合結果。圖1給出了上升沿觸發(fā)的單時鐘信號結構。

　　盡量避免使用門控時鐘。時鐘門控電路通常與工藝和時序有關,錯誤的時序關系會導致錯誤的時鐘和脈沖干擾。時鐘的skew會導致hold time的混亂,如圖2所示。此外,門控時鐘會使設計的可測試性下降。

　　同時,要避免使用內(nèi)部的寄生時鐘和寄生reset。寄生時鐘不能作為掃描鏈的一部分,所以會使設計的可測試性下降,綜合約束的設計難度提高。只有一些低功耗的設計需要門控時鐘,在頂層模塊中注意要把時鐘或reset電路作為分立模塊。

　　2 綜合代碼

　　使用可綜合的代碼可以提高電路的可測試性,簡化靜態(tài)時序分析,使門級的電路和初始的寄存器級代碼功能一致。

　　利用寄存器代替組合邏輯的反饋,避免使用鎖存器(Latches)。寄存器受到時序邏輯的青睞,它可以維持一致性和綜合的正確性。在設計中用reset信號來初始化寄存器的信號。在Verilog中不要使用initial語句對信號進行初始化。

　　在每個always塊中,指定完整的敏感信號列表。如果不指定完整的敏感信號,行為級的前端綜合和后端綜合網(wǎng)表的結果會不符。綜合工具在elaborate設計時會給出警告。若增加多余的敏感信號則會降低仿真的速度。另外,注意阻塞性賦值和非阻塞性賦值的問題,阻塞性賦值一般用于時序電路中。

　　Case語句相當于一個單層的多路器;If-then-else語句相當于一個層疊的組合多路器。單一多路器的速度會快一些,所以通常建議使用case語句。避免使用full-case 和parallel_case,這兩種語句會導致在仿真和綜合過程中代碼的解釋出現(xiàn)差異。

　　編寫時序邏輯的代碼要包括狀態(tài)機和一個時序的進程,通過在進程外用assign語句來生成復雜的內(nèi)部中間變量從而改進代碼的可讀性。使用define語句來定義狀態(tài)向量。把有限狀態(tài)機和非有限狀態(tài)機放在不同的模塊中有利于綜合。

　　在RTL代碼中不要使用任何延遲常量。延遲量不僅會導致在一些環(huán)境中的不正確,還會使得仿真和綜合的結果不一致,擾亂RTL仿真器代碼的優(yōu)化。
3 代碼劃分

　　為了得到更好的綜合結果,更快的綜合速度,用簡單的綜合策略來滿足時序的要求,推薦使用以下綜合劃分的技術。

　　● 所有模塊都使用寄存器輸出。對于每個設計的子模塊都要記錄所有的輸出信號,這樣可以簡化綜合的過程并可預測輸出的驅(qū)動能力和輸入的延遲。

　　● 把局部的相關聯(lián)的組合邏輯放到同一個模塊中,對于有不同目標的設計應放在不同的模塊中。例如在綜合的過程中,把需要優(yōu)化面積和速度的關鍵路徑邏輯放在分開的兩個模塊中,如圖3所示。

　　● 綜合時間的劃分最主要的標準是邏輯功能、設計目標、時序和面積的需要。準確的時序計算和適當?shù)募s束對綜合時間的影響遠遠大于電路規(guī)模的影響。把同一設計目標的電路邏輯放到一起也會減少綜合時間,而設計的約束過多會增加綜合時間。減少綜合時間的關鍵是在設計之前制定精確的時間預算,并使設計的宏模塊達到預算的要求,然后編寫綜合約束來滿足預算,最后是運用綜合工具的命令來實現(xiàn)約束。

　　● 避免時序異常。時序異常主要包括multicycle path和false path。如果設計中一定要用到多周期路徑,應記錄開始和結束點來確保在芯片級的有效。盡量避免使用異步邏輯,異步邏輯會給設計的正確性和驗證帶來困難。

　　● 注意glue模塊的放置。將頂層的連接模塊放到底層模塊中,同時確保頂層含有I/O管腳和時鐘發(fā)生器,如圖4所示。

　　HDTV芯片的特點

　　所設計的芯片應用了數(shù)量眾多的不同類型的RAM,其中包括內(nèi)部1個單口RAM、2個雙口RAM、3個ROM和20個寄存器堆棧。

　　芯片內(nèi)部要求多時鐘信號(27MHz、74MHz、150MHz),并通過clock mux來選中時鐘。27MHz時鐘用于dma模塊中的PCI總線時鐘,同時它和74MHz時鐘通過模式選擇來確定是HDTV模式還是SDTV模式的解碼。Pll核心時鐘頻率為13.5MHz,Pll輸入時鐘經(jīng)過11倍頻后產(chǎn)生148.5MHz時鐘,pll時鐘同時也用于測試。此外還有6個驅(qū)動外部芯片的輸出時鐘,即PCI時鐘、視頻時鐘、2個SDRAM時鐘和2個SRAM時鐘。

　　為了得到較高的測試覆蓋率,本設計使用多種測試方法,如掃描鏈(scan chain)、邊界掃描(boundary scan)和存儲器的內(nèi)建自測試(Bist)等。本設計多數(shù)模塊采用BIST方法達到測試目的,采用的是Mentor Mbistarchitect工具來自動插入BIST代碼。其他部分用Mentor Jtag工具來實現(xiàn)邊界掃描,插入JTAG代碼。

　　芯片外部與高速的SDRAM和SRAM的連接,每個模塊都包括4片RAM。HDTV芯片主要通過sdr_ssr_sel信號來實現(xiàn)兩種環(huán)境的轉(zhuǎn)換。

　　如圖5所示,HDTV芯片的結構設計方案層次復雜,芯片主要分為三層,其中core_top是不依賴于工藝的,它的主要功能是完成HDTV碼流的解碼。

　　如上所述,芯片的這些特點給后端的布局布線提出了很高的要求,綜合結果會直接影響布局布線(floorplanning),因此綜合的方法很重要。

　　綜合方案

　　1 初步綜合

　　首先把設計進行粗略的Top-down綜合,查看綜合結果報表。根據(jù)PDK的數(shù)據(jù)設置基本的Design Rules和Design Constraints。包括Setting Design Environment(Fanout load,Output load,Input drive impedance)和Setting Design Constraints(Design Rules Constraints (max_transition, max_fanout, max_capacitance),Timing Constraint (max_delay, min_delay),Area Constraint)。經(jīng)過初步綜合后延遲的結果如表1所示。

　　表1給出的slack=-0.94是在沒有考慮wireload的情況下的結果,所以還需要很大改進。

　　圖6是綜合后用design_vision對critical path進行統(tǒng)計,得到的path slack分布結果。