摘要 介紹了基于ARM的Camera接口船用導航雷達顯示設計。通過FPGA將雷達回波轉(zhuǎn)換成ITU—R BT601／656視頻信號，將視頻信號送入ARM的Camera接口，存貯在幀緩存存儲器，ARM的顯示控制器以DMA的方式讀取幀緩存數(shù)據(jù)，與人機界面在顯示控制內(nèi)部混合疊加后直接送顯示器顯示。該設計實現(xiàn)了雷達的回波和人機界面的同步顯示，滿足了船用導航雷達系統(tǒng)的顯示要求，并在工程上驗證了該設計的有效性。
關鍵詞 雷達；FPGA；Camera；顯示控制器；同步顯示
船用導航雷達是測定本船位置和預防沖撞事故不可缺少的系統(tǒng)，其能夠準確捕獲其他船只、陸地、航線標志等物標信息，并將其顯示在顯示屏上。船用導航雷達與軍用雷達相比成本較低，因此多采用基于嵌入式ARM(Advanced RISC Machines)設計的小型化平臺。小型化平臺計算機軟件實現(xiàn)回波顯示的方式，對計算機資源的開銷較大，且實時的回波顯示對軟件的處理流程要求也較高，因此實現(xiàn)回波顯示硬件設計成為必要。
通過FPGA(Field Programmable Gate Array)將雷達回波轉(zhuǎn)化成視頻信號，送至ARM的Camera接口，以視頻圖像的方式與人機界面在顯示控制內(nèi)部混合疊加，實現(xiàn)雷達的回波和人機界面的同步顯示，成為解決小型化雷達終端回波顯示的可行方案。
1 工作原理
船用導航終端顯示設計的組成框圖如圖1所示，主要由3部分組成?；夭ㄌ幚硗ǖ烙蒄PGA和外圍電路組成，主要完成雷達信號接口匹配、回波采樣、回波峰選處理、掃描坐標變換處理、余輝尾跡控制、時序控制和視頻格式編碼等功能。人機處理通道由ARM計算機組成，由載入的軟件完成二次顯示信息處理、操控窗口控制、工作參數(shù)設置以及與系統(tǒng)和整機的通信等。視頻混合模塊由ARM的顯示控制器實現(xiàn)，在行、場同步控制信號的控制下，DMA(Direct Memory Access)的方式讀取系統(tǒng)內(nèi)存中顯示數(shù)據(jù)，完成雷達回波和人機接口的疊加顯示。
2 顯示設計及實現(xiàn)
船用導航雷達終端的顯示設計主要有回波的實時校正、回波近區(qū)覆蓋／遠區(qū)分裂補償、ITU—R BT601／656視頻編碼、顯示控制器混合疊加等多個功能模塊的設計。
2．1 雷達回波數(shù)據(jù)的峰選實時校正
顯示器半徑的像素數(shù)量一般不等于雷達觸發(fā)的距離采樣數(shù)量，所以回波的顯示處理均需要峰選。峰選就是將顯示量程內(nèi)的所有回波采樣值按顯示像素分組，在每組內(nèi)選擇最大值作為對應顯示像素的輝度值，每組回波采樣值的數(shù)目為峰選系數(shù)，按照峰選系數(shù)進行處理。峰選系數(shù)N由式(1)計算，N一般取小數(shù)點后兩位
式中，N為峰選系數(shù)；R為顯示量程，單位km；f為峰選始終頻率，單位MHz；M為顯示像素。
軟件根據(jù)顯示模式及量程計算出峰選系數(shù)后，由端口置入FPGA，F(xiàn)PGA根據(jù)峰選系數(shù)，將對應的峰選校正值存貯在內(nèi)部ROM(Read-Only Memory)中，實時讀取校正。
例如，峰選系數(shù)為2．25，在Altera Quartus中仿真的波形如圖2所示。
2．2 回波近區(qū)覆蓋、遠區(qū)分裂的補償
雷達顯示系統(tǒng)接收的是雷達觸發(fā)、雷達回波和方位信號，是一個極坐標系，顯示時以行場同步掃描的方式進行，是一個直角坐標系。由于從極坐標轉(zhuǎn)換成直角坐標固有的非線性影響，以及方位與雷達觸發(fā)的異步關系，會出現(xiàn)回波的近區(qū)重疊和遠區(qū)分裂的現(xiàn)象。解決近區(qū)的覆蓋，在寫入幀緩存的回波值之前，先讀出該地址原有值，若大于則寫入，否則保持原值。遠區(qū)回波分裂采用兩種方法補償；(1)增加坐標轉(zhuǎn)換查表法中正、余弦函數(shù)值的精度；(2)采用插值的方法，在一次方位處理完成后，在下一次觸發(fā)前再以當前的回波值輔以新的方位進行顯示處理。
插值的示意如圖3所示。捅值的數(shù)量由雷達顯示半徑?jīng)Q定，而一般插值后的個數(shù)應大于或等于顯示圓周的像素點，這樣才能保證回波充滿顯示器所有像素，避免出現(xiàn)回波的分裂。由于轉(zhuǎn)換過程中的非線性，近區(qū)不需要插值，為解決時序緊張的問題，可選擇從某一顯示距離開始插值，即遠區(qū)補償。
2．3 ITU—R BT601／656視頻編碼
Camera接口支持兩種接口的輸入視頻(1)ITU RBT-601 YCbCr 8位標準。(2)ITU R BT-656 YCbCr8位標準。前一種標準輸出行場同步信號、8位寬度的數(shù)據(jù)信號和數(shù)據(jù)同步時鐘，后一種標準的不輸出行場信號，將定時基準碼和行場消隱數(shù)據(jù)編在8位數(shù)據(jù)信號中，由Camera接口捕捉定時基準碼實現(xiàn)數(shù)據(jù)的行場同步。設計采用ITU R BT-656 YCbCr 8位標準，視頻數(shù)據(jù)的轉(zhuǎn)換和編碼由FPGA完成，組成原理框圖如圖4所示。
數(shù)據(jù)采集模塊實現(xiàn)R(Red)、G(Green)、B(Blue)數(shù)據(jù)的同步處理，以便穩(wěn)定的寫入FIFO。FIFO控制模塊完成對FIFO的讀寫控制和數(shù)據(jù)的緩存。RGB轉(zhuǎn)YCbCr模塊將輸入的RGB數(shù)據(jù)轉(zhuǎn)換成相應的YCbCr數(shù)據(jù)，R、G、B信號到Y(jié)、Cb、Cr轉(zhuǎn)換公式為
Y=16+0．275R+0．504G+0．098B
Cb=128-0．148R-0．291G+0．4329B
Cr=128+0．439R-0．368B-0．071B (2)
ITU656協(xié)議產(chǎn)生模塊用于控制產(chǎn)生ITU R BT-656YCbCr 8位標準的視頻數(shù)據(jù)和同步時鐘。
2．4 Camera接口
ITU R BT-601／656視頻送至ARM的Camera接口，內(nèi)部的測試樣板可用來校準輸入同步信號作為HREF(行信號)和VSYNC(場信號)，CatchCam實時捕捉ITU信號。Camera接口內(nèi)存在兩個通道：一是Preview Scaler(以下簡稱P通道)，用來產(chǎn)生較小的圖像，用于預覽；二是CodecScaler(以下簡稱C通道)，用來產(chǎn)生編解碼用途的視頻信號。P通道和C通道各自保持獨立。
Camera接口有4個DMA端口，分別是在AHB總線上進行預覽的MSDMA輸入，進行編解碼的MSDMA輸入，P通道顏色轉(zhuǎn)換后輸出DMA，C通道顏色轉(zhuǎn)換后輸出DMA。MSDMA讀取Y：Cb：Cr4：2：2、Y：Cb：Cr4：2：0或RGB圖像。4個主端口支持各種各樣的應用，寄存器可分別設置4個DMA端口的使能。
Camera接口不能為默認優(yōu)先級AHB總線的設備，其優(yōu)先級必須與其他循環(huán)或通知仲裁優(yōu)先級設備區(qū)別開，并保持獨立，為保證顯示的流暢性，包含Camera接口的AHB總線須比其他Multi—AHB總線的優(yōu)先級高。
2．5 顯示控制器混合疊加
顯示控制器有一個用于轉(zhuǎn)換圖像數(shù)據(jù)的模塊，用于本地總線的后處理器或系統(tǒng)內(nèi)存中的視頻緩沖區(qū)到外部LCD驅(qū)動器接口的圖像數(shù)據(jù)傳輸。顯示控制器由VSFR、VDMA、VPRCS、VTIME和視頻時鐘產(chǎn)生器組成。VSFR包括可編程寄存器和調(diào)色板存儲器，用于配置顯示控制器，VDMA用于顯示DMA，可將幀存儲器內(nèi)的視頻數(shù)據(jù)轉(zhuǎn)換到VPRCS。VPRCS接收VDMA發(fā)出的視頻數(shù)據(jù)，轉(zhuǎn)換為需要的數(shù)據(jù)格式后，如8 bit或16 bit像素，將視頻數(shù)據(jù)直接發(fā)送到顯示設備上。VDMA有5個通道和3個本地輸入接口。為混合運行，CSC(Color Space Conversion)模塊將YCbCr數(shù)據(jù)改變?yōu)镽GB數(shù)據(jù)。顯示控制器數(shù)據(jù)流模塊圖如圖5所示。
通過Camera接口送來的雷達回波窗口與其他窗口在顯示控制器內(nèi)完成了視頻窗口同步混合。最終在顯示器上顯示的雷達畫面如圖6所示。
3 結(jié)束語
基于FPGA和嵌入式處理器ARM設計的船用導航雷達顯示系統(tǒng)，利用FPGA完成雷達回波的標準轉(zhuǎn)換和視頻的編碼，再通過Camera接口完成視頻數(shù)據(jù)的接收，并在顯示控制器內(nèi)通過使用特殊的DMA—VDMA，未使用CPU，直接將視頻數(shù)據(jù)顯示在屏幕上，從而節(jié)省CPU資源，實現(xiàn)了雷達回波和人機界面的同步顯示，滿足了船用導航雷達系統(tǒng)的顯示要求。
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