一種數(shù)字無線收發(fā)系統(tǒng)設(shè)計

摘要：介紹了無線收發(fā)系統(tǒng)的設(shè)計過程，該系統(tǒng)以FPGA作為數(shù)字中頻處理部分，發(fā)射機(jī)采用FM調(diào)制對信號進(jìn)行處理，接收機(jī)采用數(shù)字下變頻與欠采樣技術(shù)，將中頻信號降采樣后解調(diào)，得到原信號。系統(tǒng)采用分模塊式設(shè)計，對電路各個模塊的功能和實現(xiàn)加以說明，設(shè)計思路靈活，結(jié)構(gòu)清晰。電路在Protel99中設(shè)計完成，并用VerilogHDL語言對數(shù)字中頻進(jìn)行編程和程序仿真。系統(tǒng)已經(jīng)做成實體，可以實現(xiàn)信號的無線發(fā)射與接收，達(dá)到設(shè)計提出的要求。
關(guān)鍵詞：無線收發(fā)；FPGA；數(shù)字中頻；直接數(shù)字頻率合成；數(shù)字下變頻

    由于無線信息傳輸有著方便、低成本等諸多優(yōu)點，近年來各種無線通信系統(tǒng)逐漸成為通信市場和研究的熱點，其中具有數(shù)字中頻的無線通信系統(tǒng)因為結(jié)構(gòu)開放，易于升級等特點，成為了熱點中的熱點。無線收發(fā)系統(tǒng)中，采用可編程數(shù)字芯片，把模擬電路簡單化，成為現(xiàn)在的主流趨勢。數(shù)字濾波器、DDC、DDS廣泛的應(yīng)用于無線收發(fā)系統(tǒng)中。該無線收發(fā)系統(tǒng)中，調(diào)制與解調(diào)算法并不復(fù)雜，所以不需要DSP進(jìn)行算法處理，只采用FPGA進(jìn)行數(shù)字頻率合成與數(shù)字解調(diào)。不僅使得電路設(shè)計簡單化，同時可以節(jié)約成本。

1 系統(tǒng)硬件結(jié)構(gòu)
    無線收發(fā)系統(tǒng)由兩部分組成：發(fā)射機(jī)和接收機(jī)。發(fā)射機(jī)將頻率較低的信號通過上變頻、濾波、放大等操作，得到具有一定功率的信號，發(fā)射到自由空間并較好地傳播。接收機(jī)的主要功能是從空間中接收到微弱的信號，放大后下變頻到中頻或基帶由解調(diào)器解調(diào)，實現(xiàn)中頻頻信號到基帶信號的轉(zhuǎn)換。
1．1 發(fā)射機(jī)系統(tǒng)結(jié)構(gòu)
    射頻發(fā)射系統(tǒng)的構(gòu)架一般來說主要有兩種拓?fù)浣Y(jié)構(gòu)，一種是調(diào)試和上變頻集成在一起的直接上變頻結(jié)構(gòu)：另一種是調(diào)制和混頻兩個步驟分離的兩級結(jié)構(gòu)，這種結(jié)構(gòu)先進(jìn)行調(diào)制再通過混頻器頻譜搬移到載波頻率。兩級結(jié)構(gòu)因為發(fā)射頻率和本振頻率相隔較遠(yuǎn)，通過混頻器后的濾波器可以很好地隔離反射信號，保證了本振信號的純凈，雖然與直接上變頻相比較，兩級結(jié)構(gòu)會產(chǎn)生其他頻率信號，但是由于與所需要的信號相隔較遠(yuǎn)，依靠濾波器也可以比較容易的濾除。該發(fā)射系統(tǒng)采用兩級結(jié)構(gòu)，將采集到的外部語音信號(模擬或數(shù)字信號)通過ADC輸入到FPGA內(nèi)部，進(jìn)行FM調(diào)制后由DAC輸出攜帶語音信息的10．7 MHz中頻信號，將10．7 MHz中頻信號與本振信號混頻產(chǎn)生433 M的射頻信號，再經(jīng)過放大器模塊，得到具有一定功率的信號(500 mW)并有效發(fā)射。主要由A／D、D／A轉(zhuǎn)換，F(xiàn)PGA數(shù)字中頻，濾波器模塊、混頻器模塊、放大器模塊和天線組成。

1．2 接收機(jī)系統(tǒng)結(jié)構(gòu)
    接收機(jī)采用低中頻接收機(jī)結(jié)構(gòu)，低中頻接收機(jī)(Low IF Receivers)是從零中頻接收機(jī)發(fā)展而來的。射頻信號經(jīng)過正交下變頻，經(jīng)過低通濾波器輸出兩路低中頻的I／Q信號，如果所需信號為高邊帶，則將Q路信號90°移相相加后即可得到高邊信號，抑制低邊鏡像；反之，若所需信號為低邊帶，則I路信號-90°移相后與Q路信號相加或I路信號90°移相后與Q路信號相減后得到低邊帶信號，抑制高邊鏡像。由于下變頻后信號不再處于基帶，這樣就消除了直流偏移和散射噪聲的影響。天線將接收到得433．9 MHz的信號經(jīng)過低噪聲放大器(LNA)放大后，通過433 MHz聲表面濾波器(SAW)，選出所需信號并抑制鏡像信號，然后經(jīng)過混頻器下變頻，得到10．7 MHz中頻信號，經(jīng)過中頻濾波器進(jìn)入帶自動增益控制(AGC)的中頻放大器，得到功率要求足夠的中頻，通過模數(shù)轉(zhuǎn)換(ADC)，進(jìn)入FPGA中頻處理器進(jìn)行解調(diào)，輸出基帶信號。

2 系統(tǒng)電路設(shè)計
2．1 濾波器
    系統(tǒng)所需濾波器，一種是10．7 MHz帶通濾波器，此濾波器使用陶瓷晶體濾波器可以達(dá)到要求；另一種是在低噪聲放大器和混頻器后濾除若干不需要的信號帶通濾波器，混頻后產(chǎn)生的頻率除了需要的433 M信號外，還有本振信號、412．52 MHz鏡像頻率以及其他交調(diào)信號和雜散信號等不需要的信號。由于頻率很接近，濾波器要具體好的頻率選擇性，聲表面濾波器具有優(yōu)良的頻率選擇性、傳輸損耗小、EMI性能好、可靠性高等特點，RF1172C一款低損耗經(jīng)濟(jì)聲表面波(SAW)濾波器，專為需要選擇433．92 MHz頻率的10．7 MHz中頻無線系統(tǒng)設(shè)計，外部匹配電路簡單。通過smith圓圖匹配輸入輸出阻抗，可達(dá)到系統(tǒng)要求。

2．2 本振
    收發(fā)系統(tǒng)中頻率源為混頻器提供本振信號，要求頻率源輸出頻率穩(wěn)定度高。ADF4350是ADI公司的集成VCO(壓控振蕩器)寬帶頻率合成器，輸出頻率范圍137．5～4 400 MHz。ADF4350需結(jié)合外部參考源以及環(huán)路濾波器使用，可實現(xiàn)小數(shù)N分頻或整數(shù)N分頻。片內(nèi)寄存器均通過簡單的三線借口進(jìn)行控制。參考源頻率由16 M晶振提供，選擇合適的分頻參數(shù)，通過單片機(jī)對寄存器進(jìn)行操作，ADS軟件進(jìn)行環(huán)路濾波器仿真后得到422．2 M的本振頻率。電路圖如圖4所示。

2．3 混頻器
    輸出信號頻率等于兩輸入信號頻率之和、差或為兩者其他組合的電路。ADI公司生產(chǎn)的AD8342芯片是一款集成有源寬帶混頻芯片，各個信號端口的輸入輸出頻率范圍都能夠達(dá)到LF-3 GHz，中頻(IF)端為差分輸出，單端阻抗為50 Ω，電路圖如圖5所示。

2．4 放大器模塊
    在發(fā)射系統(tǒng)中，在混頻器經(jīng)過濾波后的放大器，將混頻器輸出的功率較小的433．92 MHz信號放大到適當(dāng)功率，使后面的功放工作在最佳狀態(tài)。輸出功率的設(shè)計指標(biāo)(500 mW)末級功放需要首先被確定，末級功放使用了高線性度的中功率功放AH102，增益約為12 dB，輸出功率27 dBm，而混頻器的輸出功率約為0 dBm，所以放大器的增益要求要高于15 dB，輸出1 dB壓縮點高于15 dBm，才能保證輸出功率。SGA-4586是RFMD生產(chǎn)的一款HBT可級聯(lián)增益組件，其工作頻率范圍為DC-4000 MH。工作在433 M時，增益大于25 dB，放大器內(nèi)部已為輸入輸出端口做了50 Ω匹配，外圍只要連接必要的供電電路、RFC電路、隔直電路即可正常工作。另一個是射頻功率放大器(RFPA)，經(jīng)過前級SGA-4586放大器放大后，再輸入到末級功率放大器，獲得足夠的射頻功率以后，才能饋送到天線上輻射出去。設(shè)計中要求末級輸出功率要達(dá)到500 mW，所以功放的選擇要選擇最大輸出功率大于500mW，即OP-1 dB要大于27 dBm，工作鞭率覆蓋433.92 MHz，增益足夠大的芯片。AH102的工作頻段為350～3 000MHz，供電電壓為8．5 V時，電流大小為260mA，功率2.21 W，此時輸出功率537 mW(27．3 dBm)，所以功效熱損耗為1．67 W，功放模塊必須加裝散熱片，保證功放芯片的溫度不至于過高。
    在接收系統(tǒng)中的低噪聲放大器(LNA)，一種位于放大鏈路輸入端，針對給定的增益要求，引入盡可能小的內(nèi)都噪聲，并在輸出端得到最大可能的信噪比而設(shè)計的放大器。接收機(jī)接入的LNA是為了對天線接收的微弱信號進(jìn)行放大，再對信號做相應(yīng)的處理。SPF-5043是RFMD公司生產(chǎn)的高性能晶體管單片微波集成電路低噪聲放大器，應(yīng)用頻率50～4 000 MHz。當(dāng)工作在433 M時，增益大于18 dB。噪聲系數(shù)低于0．8 dB。輸入輸出端口皆有內(nèi)部匹配，接上耦合電容即可。

3 數(shù)字中頻處理器
    與傳統(tǒng)的超外差接收機(jī)相比，數(shù)字中頻結(jié)構(gòu)，在發(fā)送端，基帶信號經(jīng)過內(nèi)插、濾波，I／Q調(diào)制后，進(jìn)行D／A變換，變成中頻模擬信號。在接收端ADC直接對中頻信號進(jìn)行采樣，采樣后由數(shù)字下變頻進(jìn)行I／Q解調(diào)、抽取、濾波、然后送往基帶處理。
3．1 FM調(diào)制
    如圖6所示為FM信號發(fā)生器在FPGA中的實現(xiàn)框圖，頻率控制字A控制調(diào)制信號頻率，B控制載波中心頻率。相位累加器由加法器和寄存器組成，總的調(diào)制原理就是，周期變化的調(diào)制信號作用于控制載波頻率的相位累加器B原本固定的步長，是總的步長產(chǎn)生周期性變化，從而實現(xiàn)載波頻率在中心頻率附近的周期變化，得到FM信號。表達(dá)式：y(t)=sin[(2πPfclk／2N)(△+2NPmsinωt／2πPfclk)]t，其中fclk為輸入時鐘頻率，鎖相環(huán)頻率系數(shù)為P，計數(shù)器位數(shù)N。只需要把產(chǎn)生信號頻率為fc的基礎(chǔ)上把步長△改變?yōu)椤?2NPmsinωt／2πPfclk，把2NPmsinωt／2πPfclk整體進(jìn)行查表處理，同時頻偏控制字Pm的計算，Pm=2π×△fmax，其中△fmax為允許的最大頻偏。

3．2 FM解調(diào)
    在接收端，對中頻信號采用正交解調(diào)和欠抽樣，將AD采集信號同步化，然后分別與數(shù)控振蕩器(NOC)產(chǎn)生的正、余弦同頻信號相乘，即為數(shù)字下變頻模塊，通過后級數(shù)字濾波器濾除相乘后的高頻的分量濾除，得到搬運(yùn)后的信號。根據(jù)軟件無線電的流程、正交解調(diào)與通帶采樣原理，可在MATLAB下的SIMULINK中搭建模型進(jìn)行接收機(jī)的原理性仿真，模型如圖7所示。

    正交解調(diào)模型在FM_QIDECODER_10．7M中，如圖8所示，在模型中，通過FM Modulator Passband產(chǎn)生中心頻率為10．7 MHz，頻偏為75 kHz的調(diào)制信號，經(jīng)過采樣率轉(zhuǎn)換后，信號傳輸給解調(diào)模塊進(jìn)行解調(diào)。FM_DECODER模塊中先和產(chǎn)生的正弦余弦信號混頻，產(chǎn)生IQ兩路信號，然后通過梳狀濾波器(CIC)，半帶濾波器(HB)，以及FIR低通濾波器，最后通過鑒頻模塊后，進(jìn)入后級濾波器輸出解調(diào)信號。

    編寫整個接收機(jī)程序后，通過QUARTUSⅡ產(chǎn)生仿真文件，并使用modeslim進(jìn)行功能性仿真，結(jié)果如圖9，clk為系統(tǒng)時鐘，reset為復(fù)位引腳，DA_data為調(diào)制波信號，sin_data為原信號。其中fc=100 kHz，△fmax=75 kHz，fin=10 kHz，由圖可見波形符合理論研究，滿足設(shè)計要求。
3．3 中頻數(shù)字軟件處理
    無線收發(fā)系統(tǒng)的程序采用Verilog HDL編寫，頂層文件用BDF原理圖，文件直觀的表示出來。發(fā)射機(jī)程序軟件系統(tǒng)中，由按鍵選擇原信號為外部AD信號，或者是內(nèi)部ROM表產(chǎn)生。當(dāng)由內(nèi)部ROM表產(chǎn)生時，即用上述相位累加器原理，在ROM表中存儲sin(2πfoutt)*1000*228／160 000 000(輸入時鐘頻率為160 M，鎖相環(huán)頻率系數(shù)為1，計數(shù)器位數(shù)為28)產(chǎn)生頻率為fout=fclk／2N的原信號，然后與頻偏fmax／1 000相乘，在通過加法器與載波中心頻率控制字相加，得調(diào)制波的控制字，然后通過相位累加器，產(chǎn)生調(diào)制波信號，通過DA輸出。當(dāng)由串行16位AD采集外部音頻信號時，舍去數(shù)據(jù)低四位只保留12位數(shù)據(jù)，乘上小數(shù)0．8，再與頻偏fmax／1 000相乘，與載波中心頻率控制字相加，得到調(diào)制波控制字，通過相位累加器產(chǎn)生調(diào)制波信號，通過DA輸出。
    在接收機(jī)程序軟件系統(tǒng)中，通過FIFO將AD采集信號同步化，然后分別與NOC產(chǎn)生的正、余弦同頻信號相乘，即為數(shù)字下變頻模塊，通過后級數(shù)字濾波器濾波，將相乘后的高頻分量濾除，得到搬運(yùn)后的信號。由于采樣率為10 MHz，因此必須在濾波器中加入抽取部分，采用3級濾波。為保證頻譜在抽取后不發(fā)生頻率混疊，采樣率抽取后必須大于兩倍信號帶寬，即4倍頻偏，F(xiàn)M信號最大頻偏為75 kHz，因此最多抽取20倍。在程序中先由5階CIC濾波器5倍抽取，得到2MHz的采樣信號，再由10階HB濾波器2倍抽取，得到1MHz采樣信號，由于HB濾波器在通帶有相應(yīng)的損耗，所以后級加入一級FIR濾波器，進(jìn)行補(bǔ)償。最后采用15階FIR低通濾波器進(jìn)行2倍抽取，得到500 kHz的采樣信號后，送入鑒頻模
塊，得到原信號。原信號為音頻信號，采樣率最多只有20 kHz，500 kHz的采樣率依然可以進(jìn)行抽樣。在后級DATA_OUT模塊中，通過一級CIC濾波器和兩級FIR濾波器，最后將信號還原，送入DA輸出。

    采用CDCE925模塊為AD，DA的外部時鐘驅(qū)動芯片的驅(qū)動程序，采用IIC協(xié)議編寫。DA_process為外部音頻時鐘的程序驅(qū)動，其余模塊按照上述原理性框圖編寫在硬件實現(xiàn)上，主控芯片采用ALTERA公司的EP3C10E144T，晶振采用20M有源晶振，串行AD采用音頻ADTLC4541，串行DA采用DAC7513，使用DAC902E輸出中頻信號，AD9215采集中頻信號?？紤]到FPGA管腳輸出的時鐘抖動過大，因此采用CDCE925可編程時鐘合成器給高速AD／DA提供時鐘。經(jīng)試驗發(fā)射機(jī)的頻率分辨率為0．596 Hz，接收機(jī)的中頻采樣頻率為10．7 MHz。

4 結(jié)論
    該設(shè)計采用FPGA作為數(shù)字中頻處理器，搭建收發(fā)系統(tǒng)，對原理及軟硬件實現(xiàn)方法進(jìn)行了簡要說明。經(jīng)測試表明，系統(tǒng)簡單可靠，收發(fā)效果好。其中使用FPGA數(shù)字中頻處理部分，在發(fā)射機(jī)和接收機(jī)上都體現(xiàn)了其方便高效的特點，具有廣泛的應(yīng)用。