基于ARM+FPGA控制的LTC2207采集應(yīng)用

引言

數(shù)據(jù)采集技術(shù)是一種流行且實(shí)用的電子技術(shù)。它廣泛應(yīng)用于信號(hào)檢測(cè)、信號(hào)處理、儀器儀表等領(lǐng)域。近年來(lái),隨著數(shù)字化技術(shù)的不斷發(fā)展，數(shù)據(jù)采集技術(shù)也呈現(xiàn)出速度更高、通道更多、數(shù)據(jù)量更大的發(fā)展趨勢(shì)。

本設(shè)計(jì)中數(shù)據(jù)采集系統(tǒng)的核心器件是凌力爾特公司的A/D轉(zhuǎn)換芯片LTC2207。本文研究了在ARM核S3C2440芯片和FPGA的控制下對(duì)直流數(shù)據(jù)和正弦信號(hào)的采集應(yīng)用，并進(jìn)行了相關(guān)的仿真驗(yàn)證。

1 LTC2207芯片介紹[1]

1.1 LTC2207的功能特性

LTC2207是16位A/D轉(zhuǎn)換器，它的采樣速率為105 Msps。LTC2207是針對(duì)輸入頻率為700 MHz的高頻、寬動(dòng)態(tài)范圍信號(hào)進(jìn)行數(shù)字化處理而設(shè)計(jì)的。它可以利用PGA前端(輸入范圍為 1.5VP?P 或2.25VP?P )對(duì)該ADC的輸入范圍進(jìn)行優(yōu)化。

LTC2207非常適合于要求苛刻的通信應(yīng)用。它的AC性能包括78.2 dB噪聲層和100 dB無(wú)雜散動(dòng)態(tài)范圍(SFDR);250 MHz時(shí)SFDR>83 dB(輸入范圍為1.5VP?P時(shí));80fsRMS的超低抖動(dòng)實(shí)現(xiàn)了高輸入頻率的欠采樣和卓越的噪聲性能;最大DC規(guī)格包括整個(gè)溫度范圍內(nèi)的±4LSB INL、±1LSB DNL(無(wú)漏失碼)。

LTC2207具有單一的3.3 V供電電源，單一的電源允許CMOS輸出擺幅為0.5～3.6 V。它同時(shí)具有700 MHz全功率帶寬 S/H (采樣及保持)，可選的內(nèi)部抖動(dòng)和數(shù)據(jù)輸出(Randomizer)隨機(jī)函數(shù)發(fā)生器，功耗為900 mW。LTC2207可利用正弦波時(shí)鐘、PECL、LVDS、TTL或CMOS輸入對(duì) ENC+和 ENC-輸入進(jìn)行差分或單端驅(qū)動(dòng)。可任選的時(shí)鐘占空比穩(wěn)定器在全速和多種時(shí)鐘占空比條件下實(shí)現(xiàn)了高性能。

LTC2207的引腳說(shuō)明略——編者注。

1.2 LTC2207的時(shí)序說(shuō)明

LTC2207時(shí)序圖如圖1所示。LTC2207是帶有前端PGA的CMOS多步轉(zhuǎn)換器。模擬輸入是差分信號(hào)以提高共模噪聲抑制，最大限度地利用輸入范圍。此外，差分輸入信號(hào)可以降低取樣保持電路的諧波。編碼輸入也比共模抑制輸入具有更強(qiáng)的抗干擾能力。

 圖1 LTC2207時(shí)序圖

LTC2207的采集取決于ENC+/ENC-輸入引腳的狀態(tài)，由圖1可知LTC2207在ENC+引腳的上升沿時(shí)(ENC-引腳的下降沿時(shí))采樣模擬輸入信號(hào)。它有5個(gè)流水線模數(shù)轉(zhuǎn)換階段，經(jīng)過(guò)7個(gè)周期后,一個(gè)模擬采樣輸入就會(huì)轉(zhuǎn)換為一個(gè)數(shù)字值，數(shù)字輸出上/下溢出則由OF引腳上的邏輯高電平表示。

此A/D轉(zhuǎn)換器有一個(gè)延遲的編碼輸入作為數(shù)字輸出，提供了CLKOUT+和CLKOUT-兩信號(hào);需要使用正弦時(shí)鐘編碼信號(hào)CLKOUT+/CLKOUT-將數(shù)據(jù)同步轉(zhuǎn)換到數(shù)字系統(tǒng)。數(shù)據(jù)在CLKOUT+的上升沿或CLKOUT-的下降沿鎖存，在CLKOUT+下降沿和CLKOUT-上升沿時(shí)更新。

2 硬件電路設(shè)計(jì)

信號(hào)采集部分主要完成對(duì)模擬信號(hào)的調(diào)理和A/D轉(zhuǎn)換芯片的采集。A/D轉(zhuǎn)換芯片的輸入信號(hào)是差分的，而被采集的信號(hào)是單端的，這就需要把單端信號(hào)轉(zhuǎn)換成差分信號(hào)。輸入的信號(hào)經(jīng)過(guò)MAX4201緩沖后，由差分驅(qū)動(dòng)器AD8131轉(zhuǎn)換成差分信號(hào)，驅(qū)動(dòng)A/D轉(zhuǎn)換芯片LTC2207。

采用LVDS轉(zhuǎn)發(fā)器MAX9150轉(zhuǎn)換FPGA所給的時(shí)鐘信號(hào)，作為L(zhǎng)TC2207的采集控制信號(hào)ENC。MAX9150的轉(zhuǎn)換電路如圖2所示。

圖2 MAX9150的轉(zhuǎn)換電路

圖3 采集輸入信號(hào)的前端調(diào)理電路

LTC2207的模擬差分信號(hào)輸入前端的調(diào)理芯片采用低噪聲、低功耗、超高速開(kāi)環(huán)緩沖器MAX4201和高速差分驅(qū)動(dòng)器AD8131。采集輸入信號(hào)的前端調(diào)理電路如圖3所示。圖中MAX4201采用±5 V供電，對(duì)地并聯(lián)的電容給電源濾波，為緩沖器提供無(wú)干擾的電源。緩沖后的信號(hào)，由MAX4201的5引腳輸出，其輸出阻抗是50 Ω，再經(jīng)過(guò)AD8131完成單端到差分的轉(zhuǎn)換。

LTC2207的采集控制電路如圖4所示。其中，AIN+、AIN-為差分模擬輸入信號(hào);ENC+、ENC-為采集芯片的時(shí)鐘控制信號(hào);D0～D15為16位數(shù)據(jù)輸出信號(hào);CLKOUT+、CLKOUT-為時(shí)鐘輸出信號(hào)。

圖4 LTC2207的采集控制電路圖

3 ARM與FPGA的編程控制[2]

采用硬件描述語(yǔ)言VerilogHDL，對(duì)LTC2207相關(guān)引腳的使能以及FPGA如何讀取采集來(lái)的數(shù)據(jù)的程序如下：

always @(posedge clk or negedge rst_n)

if(!rst_n)

begin

/OE2_2207 ﹤= 1?b0;//相關(guān)引腳的軟件配置

MODE2_2207 ﹤= 1?b1;

RAND2_2207 ﹤= 1?b0;

PGA2_2207 ﹤= 1?b0;

DITH2_2207 ﹤= 1?b1;

SHDN2_2207 ﹤= 1?b0;

DATA2_receive ﹤= 16?d0;

state ﹤= IDLE;

done2 ﹤= 1?b0;

end

else

begin

case(state)

IDLE: if(start_reg)

begin

en_9150 ﹤=1;

state ﹤= READ_DATA;

end

READ_DATA:

begin//FPGA讀取采集來(lái)的數(shù)據(jù)

en_9150 ﹤=0;

if(CLKp2_2207_reg)

begin

DATA2_receive ﹤= DATA2_2207;

done2 ﹤= 1?b1;

state ﹤= IDLE;

end

else

done2 ﹤= 1?b1;

end

default: ;

endcase

end

與S3C2440 GPJ1口連接的FPGA端的start控制程序代碼如下[3]：

always @(posedge clk or negedge rst_n)

if(!rst_n)

begin

start_reg1 ﹤= 0;

start_reg2 ﹤= 0;

end

else

begin

start_reg1 ﹤= start;

start_reg2 ﹤= start_reg1;

end

assign start_reg = start_reg1 & (～start_reg2);

S3C2440控制啟動(dòng)FPGA開(kāi)始采集的start程序如下[4]：

#include

#include "2440addr.h"

#include "2440lib.h"

#include "def.h"

#include "fpga.h"

void delay(int a) {//延遲

int k;

for(k=0;k

}

void start(){

rGPJCON=(1﹤﹤2)+(0﹤﹤6); //設(shè)置I/O口GPJ1為輸出屬性，GPJ3為輸入屬性

rGPJUP=0x1fff;//禁止GPJ端口的上拉

rGPJDAT=(0﹤﹤1);//初始化時(shí)置低電平

while(1) {

rGPJDAT=(1﹤﹤1);//GPJ1置高

delay(50);

rGPJDAT=(0﹤﹤1);//GPJ1置低

delay(500);

}

}

4 仿真驗(yàn)證[5]

采用QuartusII軟件中的調(diào)試工具SignalTapII邏輯分析儀進(jìn)行仿真驗(yàn)證。當(dāng)采集輸入為0.453 V直流量時(shí)，F(xiàn)PGA采集的數(shù)據(jù)仿真如圖5所示。

可以觀察數(shù)據(jù)3337h、3333h、332Bh、3 337h等變化不大，僅在低5位有所變化。根據(jù)A/D采集原理，輸入電壓/參考電壓=采樣值/216。所給參考電壓是2.25 V，采樣值若取以上數(shù)據(jù)中的3 334h(在相對(duì)穩(wěn)定的數(shù)據(jù)中任取一個(gè))，轉(zhuǎn)換成十進(jìn)制為13 108，代入以上公式： 13108×2?25/65536=0.45。得到FPGA讀到的數(shù)據(jù)計(jì)算的輸入電壓是0.45 V，而此時(shí)測(cè)得的實(shí)際輸入電壓是0.453 V。誤差很小，約為0.6%，基本由噪聲所致，采得的數(shù)據(jù)比較精確。

當(dāng)采集輸入為1.125 V直流量時(shí)，F(xiàn)PGA采集來(lái)的數(shù)據(jù)仿真如圖6所示。同理若取其中的7FE0h，此時(shí)算得的誤差約為0.8‰。

當(dāng)采集輸入為1.16 V直流量時(shí)FPGA采集來(lái)的數(shù)據(jù)仿真如圖7所示。

從圖中可發(fā)現(xiàn)此輸入下數(shù)據(jù)已經(jīng)達(dá)到滿值(輸入超過(guò)1.125 V)，OF為高，說(shuō)明數(shù)據(jù)有溢出。

當(dāng)采集輸入是由信號(hào)發(fā)生器給的200 kHz正弦信號(hào)時(shí)FPGA采集來(lái)的數(shù)據(jù)仿真如圖8所示。

由一個(gè)周期采樣點(diǎn)數(shù)公式N=Tsig/Tsam=fsam/fsig，知此輸入頻率下采樣點(diǎn)數(shù)為40 MHz/200 kHz=200，若看坐標(biāo)-250處的0F17h，則找出一個(gè)周期后的那個(gè)數(shù)是不是和初始值相同。FPGA坐標(biāo)為150時(shí)的數(shù)據(jù)仿真如圖9所示。它處在坐標(biāo)150的位置為0F07h，和0F17h相差很小。取對(duì)應(yīng)的多組數(shù)觀察都證明對(duì)模擬信號(hào)的數(shù)據(jù)采集亦是比較正確的。

圖5 當(dāng)采集輸入為0.453 V直流量時(shí)FPGA采集來(lái)的數(shù)據(jù)仿真

圖6 當(dāng)采集輸入為1.125 V直流量時(shí)FPGA采集來(lái)的數(shù)據(jù)仿真

圖7 當(dāng)采集輸入為1.16 V直流量時(shí)FPGA采集來(lái)的數(shù)據(jù)仿真

圖8 當(dāng)采集輸入為200 kHz正弦信號(hào)時(shí)FPGA采集來(lái)的數(shù)據(jù)仿真

圖9 FPGA坐標(biāo)為150時(shí)的數(shù)據(jù)仿真

結(jié)語(yǔ)

針對(duì)A/D轉(zhuǎn)換芯片LTC2207，詳細(xì)描述了以FPGA和ARM作為控制器的采樣設(shè)計(jì)。采用FPGA直接對(duì)A/D進(jìn)行配置，避免了采用DSP、單片機(jī)等進(jìn)行配置的傳統(tǒng)方式[6]，因而設(shè)計(jì)靈活、簡(jiǎn)單、通用性強(qiáng)。通過(guò)對(duì)采集來(lái)的數(shù)據(jù)進(jìn)行仿真驗(yàn)證，發(fā)現(xiàn)在ARM和FPGA的控制下16位A/D芯片LTC2207得到了很好的采集應(yīng)用。