多慣組脈沖輸出同步計數系統(tǒng)設計

摘要：為滿足某慣導設備生產廠家對多個慣組產品進行同時測試的需求，設計了一種對于多路脈沖信號同步計數的測試系統(tǒng)。(方法)測試系統(tǒng)以FPGA芯片和USB芯片CY68013為核心，對4個慣導組件輸出的48路脈沖信號，每路進行無縫計數，每4ms為一個計數單元。并利用USB總線將每一個計數單元的計數值上傳到測控計算機，上位機程序進行實時的處理、保存和顯示。(方法)測試系統(tǒng)滿足了對多個慣組產品同時測試的要求，提高了測試效率。
關鍵字：慣導組件；USB；CY68013；FPGA

    慣組產品是現(xiàn)代慣導系統(tǒng)最核心的信息源，由陀螺儀和加速度計組合而成。慣組產品工作時直接輸出脈沖信號。測試過程采用專用測試平臺，將產品固定在帶溫箱的三軸轉臺上，通過在不同的溫度下改變轉臺的位置和速率，由測試系統(tǒng)對其輸出的脈沖信號進行計數，再對計數值根據數學模型進行處理，從而得到慣組產品的性能參數。由于溫度是影響慣導組件的主要因素之一，所以需要在多個溫度點下，對其進行多次測試。而每個溫度點需要4個小時的保溫。因而完成一個產品的標定，一般需要三天左右的時間才能完成。針對這種情況，本文提出了一種多慣組同時測量的方案，利用FPGA對脈沖信號進行采集，再通過USB總線把采的數據發(fā)送到PC機上進行數據歸算。與傳統(tǒng)的測量系統(tǒng)相比，本系統(tǒng)可以對4個慣導組件的48路脈沖數據進行同步計數并輸出，進而有效地縮短測試周期，提高測試效率。

1 測試系統(tǒng)組成
    多慣組脈沖測試系統(tǒng)是由下位機和上位機兩個部分構成。下位機由FPGA和USB接口電路組成，實現(xiàn)對脈沖信號的計數和數據的接收。上位機是MFC程序設計的界面，對接收到的數據進行實時的處理、顯示和保存。由于本系統(tǒng)是同時接收4套慣組48路脈沖信號，所包含的計數器個數多，計數頻率高，并且分別對48路信號獨立測量，要求較高的可靠性，所以系統(tǒng)采用FPGA來實現(xiàn)控制邏輯及計數模塊的功能。系統(tǒng)選用Altera公司的Cyclone IIEP2C89208C8N型號的FPGA芯片。在數據傳輸方面，選用Cypress公司的FX2LP CY68013芯片作為USB傳輸模塊。采集系統(tǒng)框圖如圖1所示。

    在圖1中，通過Verilog語言對48路同步計數模塊進行設計，實現(xiàn)對48路脈沖信號的同步計數，將接收到的數據通過USB芯片CY68013發(fā)送到PC機，由PC機對接收到的數據進行處理，脈沖信號的計數是由無縫計數器，每隔4ms向48路計數模塊發(fā)送相應的地址，獲得48路脈沖計數模塊的計數值，再通過USB總線把數據發(fā)送到PC機上。
    FX2LP CY68013芯片有PORTS、Slave FIFOs和GPIF三種接口方式：PORTS模式以CY68013自帶的8051核來進行端口FIFO的讀寫，其優(yōu)點是開發(fā)簡單，缺點是傳輸速度有限；Slave FIFOs模式是使用外部芯片的邏輯來直接操作端口FIFO，其優(yōu)點是端口FIFO操作靈活，缺點是傳輸速度依賴于外部控制邏輯的速度；GPIF模式是使用波形編輯工具生成的波形信號來進行端口FIFO的讀寫，其優(yōu)點是傳輸速度最高，缺點是讀寫邏輯單一，不容易靈活控制。因為是對48路脈沖信號進行實時采樣計數，且每一路脈沖信號采用一個16位計數器，采樣周期為4毫秒，即每秒要采集250次。但在實際使用中發(fā)現(xiàn)，在PORTS模式下，由于8051內核執(zhí)行速度有限，在極短的中斷時間內有時會不能完成其數據處理和傳輸的任務，此種狀態(tài)下USB端就會出現(xiàn)死循環(huán)狀態(tài)。但在Slave FIFO或CPIF模式下，傳輸和接收的端口將不經過8051內核干涉即可同片外高速互傳數據，從而提高接收發(fā)送串行信號的效率與可靠性。由于GPIF模式下的編輯波形只能進行讀寫操作，而在Slave FIFOs的模式下狀態(tài)機可以對數據進行簡單的處理。因此，本系統(tǒng)使用Slave FIFOs的傳輸模式。

2 系統(tǒng)的FPGA設計
2．1 48路脈沖計數模塊設計
    系統(tǒng)的48路脈沖計數模塊設計是通過使用Verilog語言編寫的16位計數器，可以對慣導組件輸出的信號分別進行不間斷計數，計數值讀取過程不影響計數器的正常計數，該模塊data_in[47…0]是48路慣導組件的脈沖輸入，add_in [6…0]是每個脈沖輸入通道的地址，data_out[15…0]是計數單元的計數值輸出。
2．2 時鐘分頻模塊設計
    本系統(tǒng)采用50 MHz有源晶振，EP2C8Q208C8N內部擁有兩個鎖相環(huán)，通過倍頻使頻率達到400MHz，然后連接一個分頻模塊為狀態(tài)機提供周期為4ms的計數值鎖存信號(clk_lock)和一個狀態(tài)機跳轉觸發(fā)信號(clk_state)。
2．3 狀態(tài)機模塊設計
    狀態(tài)機模塊主要包括兩個部分：數據處理部分和FIFO控制邏輯部分。
2．3．1 狀態(tài)機的數據處理部分
    狀態(tài)機在計數值鎖存信號(clk_lock)上升沿到來時會鎖存計數器此刻的計數值，并在狀態(tài)機的下一個狀態(tài)將計數值存儲到data-new的寄存器型變量中并進行求差運算，接著將被減數與減數在下一個狀態(tài)進行更新，最后將求出來的差值交給FIFO控制邏輯進行發(fā)送。每個計數單元計數值求差的狀態(tài)機原理圖如圖3所示。

2．3．2 狀態(tài)機的FIFO控制邏輯部分
    FPGA控制邏輯的主要作用足通過其內部的狀態(tài)機直接操作CY68013的FIFO來進行讀寫控制。SLOE、SLRD和SLWR作為芯片的讀寫信號與使能控制信號。INPKTEND是FPGA主動命令USB芯片向上位PC發(fā)送數據的控制端(當FIFO上的數據小于規(guī)定大小而又要強制上傳給PC時使用)。FD為雙向的數據傳輸接口。FLAGA、FLAGB、FLAGC、FLAGD四個標志位能夠指示FIFO的空滿程度，為數據的連續(xù)存取提供了可靠的保證。FPGA_ADR0和FPGA ADR1用于選擇內部4個緩沖端點之一。IFCLK提供時鐘信號(僅用于同步Slave FIFOs模式)。FPGA的引腳控制這些端口，達到對USB端的存儲FIFO進行操作的目的。由于異步Slave FIFOs模式的讀寫狀態(tài)簡單，穩(wěn)定性好。本系統(tǒng)選擇異步方式來讀取FIFO。
    實現(xiàn)異步Slave FIFO的寫操作的狀態(tài)機如圖7所示。其狀態(tài)轉移進程如下：
    IDLE：此狀態(tài)為空閑狀態(tài)，什么也不做；當寫事件發(fā)牛時(即CLK_LOCK的上升沿到來時)，進狀態(tài)1；
    狀態(tài)1：使FIFOADR[1：0]指向IN FIFO(即就是選擇CY68013的四個大數據量FIFO中的一個，固件程序已將此FIFO配置為寫模式)，進狀態(tài)2；
    狀態(tài)2：如果FIFO滿標志為假(即FLAGC引腳為高電平時)，則進狀態(tài)3；否則在本狀態(tài)等待；
    狀態(tài)3：驅動數據到數據線上，使SLWR有效(低電平)，一個CLK_STATE后再無效(高電平)，以使FIFO寫指針遞增，進狀態(tài)4；
    狀態(tài)4：如需傳輸更多的數，返回狀態(tài)2，否則進狀態(tài)IDLE。
    狀態(tài)跳轉示意圖如圖4所示：
    使用QuartusII對FIFO的控制邏輯進行時序仿真如圖5所示。

2．4 FPGA整體模塊設計
    FPGA整體模塊邏輯電路圖如圖6所示。

3 系統(tǒng)軟件設計
3．1 CY68013的固件程序設計
    擔任著一個系統(tǒng)最基礎工作的程序才可稱之為固件程序，比如計算機主板上的BIOS。固件程序的作用就是輔助硬件完成預期的設備功能。如下圖7所示，同件程序在CY68013上電之后，首先通過調用TD_Init()函數來完成對多個狀態(tài)寄存器的配置。接著，固件程序會不停檢查FIFO中寫入的數據大小，當足夠一包的數據時自動發(fā)送數據包。當發(fā)生最后一包的數據不足一包的大小時，INPKTEND引腳在接收到信號后會強制打包上傳FIFO中的數據。

3．2 應用程序設計
    應用程序的開發(fā)采用MFC框架來設計應用程序，實現(xiàn)從USB芯片的FIFO中讀取一定大小的數據包并進行實時的處理，以及在用戶界面上實時地顯示數據。由于文巾的數據包為每4ms的實時數據，數據包讀取頻率很高，因此．應用程序采用多個函數連續(xù)讀取多個數據包以后再去啟動數據處理和顯示的線程，通過實驗發(fā)現(xiàn)這樣可以有效地降低數據處理線程的啟動頻率，保證MFC應用程序的穩(wěn)定運行。首先，對所有的函數類進行初始化，并調用Win32函數CreateFile來得到設備句柄，根據設備句柄來連接USB設備。通過接收USB總線的數據包，來獲得實時的數據。然后，再對實時的4ms的數據進行處理，求出每秒的脈沖數并進行實時的顯示和保存為txt文檔。應用程序數據采集流程圖如圖8所示。

4 實驗結果
    本系統(tǒng)的測試實驗是使用SP1641D信號發(fā)生器作為脈沖信號源，將此單路脈沖信號使用多路開關板擴展為48路同源的脈沖信號，當信號源輸出信號為771Hz方波信號時，測量結果以及應用程序界面如圖9所示。圖中T (S)為測試進行中的實時時間，其它各列為對應的4個慣導組件的48路的脈沖計數值。通過實驗驗證，本系統(tǒng)能夠滿足對4個慣導組件的48路脈沖信號進行多路同步計數的要求。

5 結束語
   文中改進后的測試系統(tǒng)，具有操作簡單，穩(wěn)定性及實時性好等特點，該系統(tǒng)設計可作為慣導組件的新型測量設備，提高慣導組件測試系統(tǒng)的效率，并且能自動輸出數據文檔，方便操作和管理。SlaveFIFOs模式可以有效使用USB2．0的帶寬，很好地滿足了在數據傳輸速度上的要求。VC與Matlab的混編充分利用了兩個編程語言各自的優(yōu)勢。