摘要：基于Altera公司的EP2SGX90FF1508C3N和NEC公司的UPD44165364AF5，提出了一種高速緩存方案。本設計采用可編程邏輯器件，靈活性高，可靠性強，可以根據(jù)用戶的需要進行方便的擴展和升級。深入研究了QDRII SRAM的工作原理和時序原理，提出了比較可靠的讀寫狀態(tài)機實現(xiàn)方案。硬件設計經(jīng)過實際測試，達到了預期的指標，實現(xiàn)了43．2 Gb／s的數(shù)據(jù)吞吐速率，并且成功用于某產(chǎn)品中。
關(guān)鍵詞：QDRII SRAM；高速緩存；時序圖；狀態(tài)機；FPGA
引言
在移動通信領域隨著3G時代的到來和4G的發(fā)展，無線基站離不開高速率、高帶寬和大動態(tài)的數(shù)據(jù)采集，采集下來的高速數(shù)據(jù)需要進行高速緩存、高速數(shù)據(jù)處理和傳輸。本文實現(xiàn)了一種基于FPGA和QDRII SDRAM高速緩存解決方案，并且經(jīng)過實際驗證，已成功應用于某產(chǎn)品中。
1 QDRII工作原理
QDR協(xié)議由存儲器供應商Cypress、IDT、NEC、Renesas和Samsung公司組成的聯(lián)盟共同發(fā)布，主要針對網(wǎng)絡交換機、路由器和其他通信設備的應用。QDRII由兩個獨立的“讀”和“寫”端口組成，“讀”和“寫”端口有分別獨立的數(shù)據(jù)輸出和數(shù)據(jù)輸入端口來支持相應的讀寫操作，并且讀寫端口分別為雙倍數(shù)據(jù)速率端口。
QDRII SRAM提供了2字突發(fā)和4字突發(fā)結(jié)構(gòu)。2字突發(fā)結(jié)構(gòu)的DDR地址總線在前半個時鐘周期允許讀請求，后半個周期允許寫請求。4字突發(fā)結(jié)構(gòu)針對每一個讀或?qū)懻埱髠鬏?個字，這樣只需一個SDR的地址總線就能最大程度地利用數(shù)據(jù)帶寬。以Cypress公司生產(chǎn)的CY7C1310V18為例，說明QDRII器件內(nèi)部邏輯結(jié)構(gòu)，如圖1所示。
從結(jié)構(gòu)圖可以得出，QDRII SRAM的讀(Q)、寫(D)端口獨立，共用地址總線(A)。為兩對偽差分控制時鐘。為讀選通使能，為寫選通使能。為字節(jié)使能信號，低電平有效。為低電平關(guān)閉QDRII內(nèi)部DLL，CQ、為源同步時鐘輸出。
QDRII SDRAM的控制方式可以分為單時鐘控制方式和雙時鐘控制方式。單時鐘控制方式是讀和寫操作都由K、K時鐘控制；而雙時鐘控制方式的寫操作由K、K控制，但是讀操作由C、決定。
4字節(jié)突發(fā)結(jié)構(gòu)的寫操作如圖2所示。地址信號(SA)，寫選通信號()和寫入數(shù)據(jù)信號(D)的中心都與時鐘K、的邊沿對齊。在時鐘K的上升沿若檢測到寫控制信號為低電平，則地址總線(SA)上的數(shù)據(jù)被鎖存。在其之后的第二個時鐘K的上升沿，設備鎖存D上的第一個數(shù)據(jù)字，在接下來的的上升沿第二個數(shù)據(jù)字被鎖存。第三個和第四個數(shù)據(jù)字在K、的上升沿數(shù)據(jù)被鎖存，進而完成第一個周期的寫操作。
4字節(jié)突發(fā)結(jié)構(gòu)讀操作如圖3所示。在單時鐘模式下，即讀操作完全由時鐘K、控制時，在時鐘K的上升沿，當讀選通信號為低電平時，讀地址SA被鎖存。在其之后的第二個時鐘K的上升沿，設備鎖存Q上的第一個數(shù)據(jù)字，在接下來的的上升沿鎖存Q上第二個數(shù)據(jù)字。在之后的K、的上升沿鎖存Q上的第三個和第4個數(shù)據(jù)字。讀總線數(shù)據(jù)輸出Q值在DDR模式下從存儲器中輸出時，與CQ、源同步時鐘邊沿對齊，此時完成一個完整的讀操作。
2 QDRII SRAM讀寫狀態(tài)機
在實際的應用系統(tǒng)中，為了讓器件連續(xù)有效地工作，必須設計相應的控制程序來完成各種控制狀態(tài)之間的轉(zhuǎn)換，對于4字節(jié)突發(fā)QDRII器件，設計的讀寫狀態(tài)機如圖4所示。使QDRII在讀寫狀態(tài)中自由跳轉(zhuǎn)。
讀／寫狀態(tài)機負責調(diào)節(jié)用戶接口和物理接口之間的數(shù)據(jù)流。它根據(jù)保存在用戶接口FIFO中的狀態(tài)信號來判斷是否向外部存儲器器件發(fā)送讀／寫命令。用戶重置控制信號每次都會將狀態(tài)機恢復到INIT狀態(tài)，此時存儲器暫停運行，直到延遲校準狀態(tài)機完成相應的延遲調(diào)整，使讀通路數(shù)據(jù)與FPGA系統(tǒng)時鐘中心對齊。校準操作完成的信號高電平有效，該輸入將讀／寫狀態(tài)機轉(zhuǎn)換到空閑狀態(tài)，以等候來自用戶接口的讀／寫請求。在空閑狀態(tài)，如果未向狀態(tài)機發(fā)出任何控制命令，狀態(tài)機將一直在此狀態(tài)下循環(huán)。當有讀或?qū)懻埱蟛⑶易x寫的條件滿足時，狀態(tài)機將自動跳轉(zhuǎn)到讀或?qū)憼顟B(tài)。在寫狀態(tài)下，用戶通過Avl_walt_request_wr發(fā)送寫請求，控制器將從FIFO中取出寫地址和數(shù)據(jù)值，并使外部寫控制選通脈沖進入存儲器器件。
在讀狀態(tài)下，用戶通過Avl_wait_request_rd發(fā)送讀請求，控制器從FIFO中取出讀地址，并向存儲器器件發(fā)送一個外部選通脈沖。讀／寫狀態(tài)機持續(xù)監(jiān)控用戶接口FIFO狀態(tài)信號，以確定是否存在待處理讀／寫請求。連續(xù)不斷地并發(fā)讀／寫請求流將導致狀態(tài)機只在讀狀態(tài)和寫狀態(tài)之間轉(zhuǎn)換，以確保正確無誤地將請求交替發(fā)送到外部存儲器。一串只寫請求將導致空閑狀態(tài)和寫狀態(tài)輪流出現(xiàn)，同樣，一串讀請求也會在空閑狀態(tài)和讀狀態(tài)問轉(zhuǎn)換。
3 系統(tǒng)的硬件實現(xiàn)
本文實現(xiàn)的高速緩存系統(tǒng)是以FPGA和QDRII器件為核心的，F(xiàn)PGA采用Altera公司的Stratix II GX系列，具體型號為EP2SGX90FF1508C3N Stratix II系列芯片采用90 nm工藝，1．2 V內(nèi)核電壓供電，具有片上可編程電阻特性，簡化了設計，容易實現(xiàn)阻抗匹配，提高了信號完整
性。QDRII采用NEC公司的UPD44165364AF5-E33EQ2-A，具有4字節(jié)突發(fā)結(jié)構(gòu)，最高工作頻率為300 MHz。FPGA與QDRII的接口如圖5所示。
QDRII的控制時序十分復雜，為簡化設計過程，增強系統(tǒng)的可靠性，可以采用IP核進行控制。IP核是一種預定義的并經(jīng)過驗證的復雜功能模塊，可以方便地集成到系統(tǒng)中。
Altera公司的QDRII SDRAM Controller MegaCore可提供一些底層的時序控制，使得對QDRII的控制變得相對簡單，IP核留給用戶一些上層的Avalon通信接口，用戶可以根據(jù)自己的需要對相應的狀態(tài)引腳進行監(jiān)控和編寫驅(qū)動，實現(xiàn)對QDRII器件的操作。
4 實驗設計及測試結(jié)果
用VHDL編寫testbench，測試系統(tǒng)性能，設計原理如圖6所示。設計數(shù)據(jù)源對QDRII進行寫操作，再把讀出來的數(shù)據(jù)與原始數(shù)據(jù)對比，最后給出測試結(jié)果。
進行速度測試，以300 MHz的速率進行讀寫，通過測試證明本系統(tǒng)能夠穩(wěn)定工作，測試結(jié)果如圖7所示。
為了便于觀察，選取幾個固定地址，循環(huán)讀取該地址的數(shù)據(jù)，用SignalTap對其進行實時采樣，結(jié)果如圖8所示?？梢郧逦乜闯鼋o定固定地址00004H后，發(fā)出讀請求，在avl_data_read_valid有效時讀取數(shù)據(jù)為AAAAFFFFAAAAFFFFAAH，與寫入數(shù)據(jù)一致。
結(jié)語
本文通過深入分析QDRII的結(jié)構(gòu)和工作原理，設計一種狀態(tài)機，給出了一種基于FPGA的高速緩存方案。經(jīng)過實驗驗證，QDRII可以穩(wěn)定工作在300 MHz，使36位存儲器接口的總流量達到43．2 Gb／s，具有實際應用價值，使各種數(shù)據(jù)密集型應用中的讀／寫能力得以提升。
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