基于FPGA實現(xiàn)異步串行通信

摘要：為了適應(yīng)全數(shù)字化自動控制更加廣泛的應(yīng)用，采用現(xiàn)場可編程門陣列(FPGA)對異步串行通信控制器(UART)進(jìn)行多模塊的系統(tǒng)設(shè)計的方法，使串口通信的集成度更高。對UART系統(tǒng)結(jié)構(gòu)進(jìn)行了模塊化分解，可分為三個模塊：FPGA波特率發(fā)生器控制模塊、FPGA數(shù)據(jù)發(fā)送模塊及數(shù)據(jù)接收模塊。采用Venlog語言描述硬件功能，利用Xilinx公司的FPGA芯片，在Xilinx ISE Design Suite 13. 4環(huán)境下進(jìn)行設(shè)計、編譯、綜合、下載。采用第三方仿真工具M(jìn)odelSim進(jìn)行模擬仿真。
關(guān)鍵字：FPGA；UART；多模塊；Verilog；Xilinx ISE

    異步串行通信(UART)是一種廣泛應(yīng)用的串行數(shù)據(jù)傳輸協(xié)議，UART的要求是傳輸線少，可靠性高而且傳輸距離遠(yuǎn)。UART功能負(fù)責(zé)從總線采集數(shù)據(jù)，轉(zhuǎn)換成傳輸格式，然后發(fā)送到串口。也負(fù)責(zé)從串口接收數(shù)據(jù)，檢查和刪除附加的位，并傳送結(jié)果數(shù)據(jù)給總線。異步串行通信廣泛的應(yīng)用于軍事、工業(yè)、自動控制、儀器、通信、醫(yī)藥、話音圖像處理等眾多領(lǐng)域?，F(xiàn)實應(yīng)用中多采用專用集成芯片實現(xiàn)UART功能，如8250、825 0A、16450、16C451、16C551等。但在實際應(yīng)用中，一般只需要UART的幾個主要功能，專用芯片成本比較大且造成資源的浪費。近年來隨著電子設(shè)計技術(shù)的日趨成熟，特別是FPGA在集成度和速度上的大幅提高，可以用一個芯片構(gòu)成一個復(fù)雜的系統(tǒng)。一個芯片就能完成處理計算、通信、控制等多功能，而且成本大幅度降低。根據(jù)以上考慮，本文采用FPGA實現(xiàn)UART功能。

1 UART通信原理
    串行通信分為兩種類型：同步通信方式和異步通信方式。UART即通用異步串行通信收發(fā)器。UART的一幀數(shù)據(jù)由起始位、數(shù)據(jù)位、奇偶校驗位和停止位組成。數(shù)據(jù)在傳輸過程中是通過一個字符接一個字符進(jìn)行傳輸來實現(xiàn)通信的。每一幀的信息在傳送前傳輸線處于高電平狀態(tài)。在傳送一個字符信息的時候，每一個字符的接收是靠起始位來同步的，字符的前面是一位起始位，首先發(fā)送起始位為低電平，一般用下降沿通知收方傳輸開始，然后發(fā)送起始位之后的數(shù)據(jù)位，數(shù)據(jù)位的傳送先低位后高位，字符本身由5～8位數(shù)據(jù)位組成。

    數(shù)據(jù)位后面是奇偶校驗位，奇偶校驗位后的是停止位，標(biāo)志著一幀字符結(jié)束。停止位后為高電平，為空閑位，并為下一個字符的開始傳送做準(zhǔn)備。在發(fā)送、接收數(shù)據(jù)時，數(shù)據(jù)的幀與幀之間如果有間隙，就要在停止位之后附加空閑位，停止位后面是不定長度的空閑位。停止位和空閑位都規(guī)定高電平，這樣可以保證起始位開始處有一個下降沿。如圖1所示。
1. 1 系統(tǒng)設(shè)計與硬件實現(xiàn)
    異步通信允許在串行鏈路上進(jìn)行全雙工的通信。本文把異步通信電路作為一個整體來實現(xiàn)，數(shù)據(jù)接收經(jīng)過MAX232進(jìn)行電平轉(zhuǎn)換后經(jīng)FPGA串口模塊的RXD端輸入，由FPGA進(jìn)行串／并轉(zhuǎn)換后，8位有效數(shù)據(jù)進(jìn)入總線，再進(jìn)入處理芯片。數(shù)據(jù)發(fā)送經(jīng)數(shù)據(jù)處理后經(jīng)由總線進(jìn)入FPGA串口模塊，8位有效數(shù)據(jù)在FPGA中進(jìn)行并行轉(zhuǎn)換為串行數(shù)據(jù)后由TXD端輸出到MAX232的12管腳，在MAX232種經(jīng)過電平轉(zhuǎn)換后由TXD端輸出，系統(tǒng)基本結(jié)構(gòu)框圖如圖2所示。

    幀格式采用1位開始位，8位數(shù)據(jù)位，1位停止位，波特率為115 200，根據(jù)采用的幀格式，需要發(fā)送的數(shù)據(jù)為10位(1位開始位、8位數(shù)據(jù)位、1位停止位)，在發(fā)送完這10位后，就應(yīng)該停止發(fā)送，并使發(fā)送端電平處于邏輯1，然后等候下次的發(fā)送。
1．2 FPGA波特率發(fā)生器模塊
    串口通信，就是RS 232／RS 485通信，要求通信的雙方波特率等通信格式一樣才可以通信成功。在電子通信領(lǐng)域，波特率(Baud Rate)即調(diào)制速率，指的是信號被調(diào)制以后在單位時間內(nèi)的變化，即單位時間內(nèi)載波參數(shù)變化的次數(shù)。它是對符號傳輸速率的一種度量，1 Baud即指每秒傳輸1個符號。在基于FPGA實現(xiàn)通用異步通信時，波特率發(fā)生器是一個必不可少的部分。波特率發(fā)生器實際上就是一個分頻器，可以根據(jù)給定的系統(tǒng)時鐘頻率和要求的波特率算出波特率分頻因子，算出的波特率分頻因子作為分頻器的分頻數(shù)從而產(chǎn)生所需的時鐘頻率。在設(shè)定發(fā)送和接收使用相同的波特率的情況下，UART只需要一個波特率發(fā)生器就可以了。
    系統(tǒng)提供的時鐘頻率為10 MHz，數(shù)據(jù)信號的傳輸速率為115 200 Hz，波特率發(fā)生器產(chǎn)生的時鐘對數(shù)據(jù)信號進(jìn)行采樣，設(shè)定對傳輸?shù)臄?shù)據(jù)信號進(jìn)行3倍采樣，則波特率發(fā)生器產(chǎn)生的頻率為：
    3×115 200=345 600 Hz
    那么就可以根據(jù)給定的系統(tǒng)時鐘和要求的波特率計算出分頻因子：
    1×107／345 600=28．94
    對時鐘進(jìn)行28.94分頻是很難實現(xiàn)的，因此取整數(shù)30作為分頻因子。盡管這樣會使得分頻得到的時鐘會比所需的345 600 Hz高3．5％，但這樣微小的變化不會影響實際電路的工作。其仿真圖如圖3所示。

1．3 FPGA數(shù)據(jù)發(fā)送模塊
    發(fā)送過程就是把并行總線上的數(shù)據(jù)發(fā)送到串行總線上。數(shù)據(jù)發(fā)送的過程可以分為空閑狀態(tài)、加載狀態(tài)、發(fā)送狀態(tài)和發(fā)送完成狀態(tài)?？臻e狀態(tài)就是UART內(nèi)核復(fù)位后的空閑狀態(tài)，等待加載狀態(tài)。UART進(jìn)入空閑狀態(tài)后，當(dāng)檢測到發(fā)送控制信號有效時，就進(jìn)行加載狀態(tài)并開始進(jìn)行數(shù)據(jù)的加載。加載狀態(tài)就是發(fā)送模塊按照串行發(fā)送的順序?qū)⒁l(fā)送的這一幀數(shù)據(jù)加載到移位寄存器內(nèi)，將移位寄存器和計數(shù)器都復(fù)位，使移位寄存器和計數(shù)器的工作時鐘為系統(tǒng)時鐘。當(dāng)計數(shù)器達(dá)到了計數(shù)的上限時，它會產(chǎn)生一個指示信號通知UART內(nèi)核進(jìn)入發(fā)送狀態(tài)。UART內(nèi)核狀態(tài)機(jī)進(jìn)入發(fā)送狀態(tài)的同時要改變相應(yīng)信號，這時移位寄存器時鐘必須為波特率時鐘，最重要的是將輸出信號送到RS 232的發(fā)送端口TXD上。在發(fā)送狀態(tài)，也需要計數(shù)器的控制，當(dāng)計數(shù)器達(dá)到了計數(shù)的上限時，它會產(chǎn)生一個信號通知UART內(nèi)核進(jìn)入發(fā)送完成狀態(tài)。當(dāng)UART內(nèi)核狀態(tài)機(jī)進(jìn)入發(fā)送狀態(tài)后，并產(chǎn)生發(fā)送完成中斷信號。這樣就可以把數(shù)據(jù)從串行端口上發(fā)送出去了。發(fā)送數(shù)據(jù)和接收數(shù)據(jù)的狀態(tài)轉(zhuǎn)換圖如圖4所示。
    發(fā)送一幀數(shù)據(jù)的部分程序如下：
   
    發(fā)送一幀數(shù)據(jù)的仿真結(jié)果如圖5所示。

1．4 FPGA數(shù)據(jù)接收模塊
    數(shù)據(jù)的接收與數(shù)據(jù)的發(fā)送相比要復(fù)雜些。在數(shù)據(jù)的接收過程中，UART的接收模塊首先要進(jìn)行的是對起始位的檢驗。一般當(dāng)接收的第一個是低電平，就標(biāo)志著一個數(shù)據(jù)幀的開始，但是在一個數(shù)據(jù)幀中間也有可能包括一個低電平的位，系統(tǒng)有可能默認(rèn)為這個低電平為起始位，這樣就會產(chǎn)生一個“假的起始位”。所以，在數(shù)據(jù)接收的過程當(dāng)中還要包括對數(shù)據(jù)起始位的判斷。所以數(shù)據(jù)的接收過程可以分為空閑狀態(tài)、起始位檢測狀態(tài)、數(shù)據(jù)位讀取狀態(tài)、讀取停止?fàn)顟B(tài)、準(zhǔn)備完成接收和停止位讀取狀態(tài)。在判斷起始位低電平后，觸發(fā)接收過程，進(jìn)入數(shù)據(jù)位讀取狀態(tài)使串行總線的輸入數(shù)據(jù)不斷被讀取并且保存在寄存器內(nèi)，計數(shù)器也到達(dá)計數(shù)的上限時，接收完成之后并進(jìn)入準(zhǔn)備完成接收狀態(tài)，UART控制器會在輸出結(jié)果之前對已經(jīng)接收的數(shù)據(jù)進(jìn)行奇偶校驗。然后進(jìn)入停止位讀取狀態(tài)。在每一種狀態(tài)，如果使能信號無效時都轉(zhuǎn)回空閉狀態(tài)。最后UART控制器準(zhǔn)備下一次的數(shù)據(jù)接收并重置控制器內(nèi)的信號檢測器。
    在接收數(shù)據(jù)過程中，會有一些其他原因使信號產(chǎn)生反轉(zhuǎn)。為了消除毛刺，在接收數(shù)據(jù)時，采用3選2的方法消除誤差。也就是這個字符的值是至少有兩次采樣的值相等的值。
    采用3選2方法接收數(shù)據(jù)的程序如下：
   
    接收一幀數(shù)據(jù)的仿真結(jié)果如圖6所示。

    在波特率為115 200情況下對UART進(jìn)行仿真，結(jié)果如圖7所示。通過仿真波形可以看出，設(shè)計結(jié)果正確地發(fā)送和接收一幀數(shù)據(jù)并產(chǎn)生相應(yīng)的中斷。

2 結(jié)論
    本文介紹了一種基于FPGA實現(xiàn)異步串行通信功能，采用多模塊的方法實現(xiàn)異步串行通信功能，可以方便用戶根據(jù)需要進(jìn)行裁減、便于理解和調(diào)試。本文運用Verilog語言進(jìn)行設(shè)計異步串行并行收發(fā)器的IP核電路。
    用FPGA實現(xiàn)UART功能，充分利用了FPGA的剩余資源，相對于專用UART芯片，減小系統(tǒng)PCB板的面積，降低系統(tǒng)的功耗，提高系統(tǒng)的穩(wěn)定性。近年來在電子設(shè)計領(lǐng)域中，這種硬件軟件化的方法已經(jīng)成為一種流行趨勢。該設(shè)計采用Xilinx公司的Spartan3E系列中器件XC3S100E。通過ISE軟件進(jìn)行時序仿真和硬件測試各項通信指標(biāo)均滿足要求，整個設(shè)計的正確性和完整性得到驗證，各項功能均達(dá)到預(yù)期的要求。