VHDL語(yǔ)言應(yīng)用實(shí)例指導(dǎo)

 VHDL中的標(biāo)識(shí)符可以是常數(shù)、變量、信號(hào)、端口、子程序或參數(shù)的名字。使用標(biāo)識(shí)符要遵守如下法則：

·標(biāo)識(shí)符由字母(A…Z;a…z)、數(shù)字和下劃線字符組成。

·任何標(biāo)識(shí)符必須以英文字母開頭。

·末字符不能為下劃線。

·不允許出現(xiàn)兩個(gè)連續(xù)下劃線。

·標(biāo)識(shí)符中不區(qū)分大小寫字母。

·VHDL定義的保留子或稱關(guān)鍵字，不能用作標(biāo)識(shí)符。

·VHDL中的注釋由兩個(gè)連續(xù)的短線(--)開始，直到行尾。

以下是非法標(biāo)識(shí)符：

-Decoder —起始不能為非英文字母

3DOP —起始不能為數(shù)字

Large#number —“#”不能成為標(biāo)識(shí)符的構(gòu)成符號(hào)

Data__bus —不能有雙下劃線

Copper_ —最后字符不能為下劃線

On —關(guān)鍵字不能用作標(biāo)識(shí)符。

注：在AHDL語(yǔ)言中標(biāo)識(shí)符要區(qū)分大小寫，但在VHDL語(yǔ)言中不區(qū)分大小寫。所以寫程序時(shí)，一定要養(yǎng)成良好的書寫習(xí)慣，應(yīng)用關(guān)鍵字時(shí)用大寫，自己定義的標(biāo)識(shí)符用小寫。

標(biāo)識(shí)符表示的幾種數(shù)據(jù)對(duì)象的詳細(xì)說(shuō)明如下：

1) 常數(shù)(Constant )

常數(shù)是一個(gè)固定的值，主要是為了使設(shè)計(jì)實(shí)體中的常數(shù)更容易閱讀和修改。常數(shù)一被賦值就不能在改變。一般格式：

CONSTANT 常數(shù)名：數(shù)據(jù)類型：=表達(dá)式;

例：CONSTANT Vcc： REAL： =5.0;

—設(shè)計(jì)實(shí)體的電源電壓指定

常數(shù)所賦得值應(yīng)與定義的數(shù)據(jù)類型一致。

常量的使用范圍取決于它被定義的位置。程序包中定義的常量具有最大的全局化特性，可以用在調(diào)用此程序包的所有設(shè)計(jì)實(shí)體中;設(shè)計(jì)實(shí)體中某一結(jié)構(gòu)體中定義的常量只能用于此結(jié)構(gòu)體;結(jié)構(gòu)體中某一單元定義的常量，如一個(gè)進(jìn)程中，這個(gè)常量只能用在這一進(jìn)程中。

2) 變量(Variable)

變量是一個(gè)局部變量，它只能在進(jìn)程語(yǔ)句、函數(shù)語(yǔ)句和進(jìn)程語(yǔ)句結(jié)構(gòu)中使用。用作局部數(shù)據(jù)存儲(chǔ)。在仿真過(guò)程中。它不像信號(hào)那樣，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，變量的賦值是立即生效的。變量常用在實(shí)現(xiàn)某種算法的賦值語(yǔ)句中。

一般格式：

VARIABLE 變量名 數(shù)據(jù)類型 約束條件：=表達(dá)式;

例：VARIABLE x，y:INTEGER; —定義x，y為整數(shù)變量

VARIABLE count： INTEGER RANGE0 TO255：=10; —定義計(jì)數(shù)變量范圍

變量的適用范圍僅限于定義了變量的進(jìn)程或子程序中。若將變量用于進(jìn)程之外，必須該值賦給一個(gè)相同的類型的信號(hào)，即進(jìn)程之間傳遞數(shù)據(jù)靠的信號(hào)。

變量賦值語(yǔ)句的語(yǔ)法格式如下：

目標(biāo)變量：=表達(dá)式;

變量賦值符號(hào)是“：=”。賦值語(yǔ)句右方的表達(dá)式必須是一個(gè)與目標(biāo)變量有相同數(shù)據(jù)類型的數(shù)值。變量不能用于硬件連線和存儲(chǔ)元件。

3) 信號(hào)(Signal)

信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它類似于連接線，它除了沒(méi)有數(shù)據(jù)流動(dòng)方向說(shuō)明以外，其它性質(zhì)與實(shí)體的端口(Port)概念一致。變量的值可以傳遞給信號(hào)，而信號(hào)的值不能傳遞給變量。信號(hào)通常在構(gòu)造體、包集合和實(shí)體中說(shuō)明。信號(hào)說(shuō)明格式為：

SIGNAL 信號(hào)名： 數(shù)據(jù)類型;

信號(hào)初始值的設(shè)置不是必需的，而且初始值僅在VHDL的行為仿真中有效。

1. 變量

變量只能在進(jìn)程、函數(shù)和過(guò)程中使用，一旦賦值立即生效。

例：VARIABLE x， y： INTEGER;

VARIABLE count： INTEGER RANGE 0 TO 255：=10;

2. 信號(hào)

信號(hào)除了沒(méi)有方向的概念以外幾乎和端口概念一致。

例：SIGNAL sys_clk： BIT：=’0’;

SIGNAL ground： BIT：=’0’

在程序中，信號(hào)值輸入信號(hào)時(shí)采用代入符”<=”，而不是賦值符“：=”，同時(shí)信號(hào)可以附加延時(shí)。

信號(hào)傳送語(yǔ)句：

s1<=s2 AFTER 10ns

信號(hào)是一個(gè)全局量，可以用來(lái)進(jìn)行進(jìn)程之間的通信

3. 信號(hào)與變量的區(qū)別：

信號(hào)賦值可以有延遲時(shí)間，變量賦值無(wú)時(shí)間延遲;

信號(hào)除當(dāng)前值外還有許多相關(guān)值，如歷史信息等，變量只有當(dāng)前值;

進(jìn)程對(duì)信號(hào)敏感，對(duì)變量不敏感;

信號(hào)可以是多個(gè)進(jìn)程的全局信號(hào)，但變量只在定義它之后的順序域可見;

信號(hào)可以看作硬件的一根連線，但變量無(wú)此對(duì)應(yīng)關(guān)系。

例：ENTITY reg1 IS

PORT ( d ： in BIT;

clk ： in BIT;

q ： out BIT);

END reg1;

ARCHITECTURE reg1 OF reg1 IS

SIGNAL a， b ： BIT;

BEGIN

PROCESS (clk)

BEGIN

IF clk=‘1’ AND clk’event THEN

a <= d;

b <= a;

q <= b;

END IF;

END PROCESS;

END reg1;

ENTITY reg1 IS

PORT ( d ： in BIT;

clk ： in BIT;

q ： out BIT);

END reg1;

ARCHITECTURE reg1 OF reg1 IS

BEGIN

PROCESS (clk)

VARIABLE a， b ： BIT;

BEGIN

IF clk=‘1’ AND clk’event THEN

a ：= d;

b ：= a;

q <= b;

END IF;

END PROCESS;

END reg1;